原创 Verilog-HDL仿真软件ModelSim 的基本操作

2009-7-18 11:55 5424 1 1 分类: FPGA/CPLD

Verilog-HDL仿真软件ModelSim 的基本操作


 















Verilog-HDL与CPLD/FPGA设计应用讲座

 第 4 讲 Verilog-HDL仿真软件的基本操作  
   
4.1 建立新的工程文件  
4.2 一个最简单的仿真实例  


  在本讲以Xilinx WebPACK 4.1 ModelSim XE Starter为例,说明仿真软件的基本操作。


4.1 建立新的工程文件


  启动Xilinx WebPACK 4.1 ModelSim XE Starter后,选中【File】菜单中的【New】菜单项,然后选择【Project】选项。如图1所示。


 
图1 建立一个新的工程文件


  单击后,在弹出的对话框内适当填写工程文件名,如图2所示。单击【OK】后,一个新的工程文件就建立了。


 
图2 工程文件名称及位置的填写


4.2 一个最简单的仿真实例[To top]


  下面,用一个"与"运算的仿真应用例子来说明ModelSim XE仿真软件的操作过程。通过这个最简单的例子,可以基本掌握该软件的使用方法。
  编辑如下两个文件
  /* exp1-1.v */
  module AND2 ( A, B, OUT );
  input A, B;
  output OUT;
    and U1 ( OUT, A, B );
  endmodule


/* fig1-9.tst */
 `timescale 1ns/1ns
  module AND2_TEST;
  reg A, B;
  wire OUT;
  AND2 AND2 (A, B, OUT);
  initial begin
  A = 0; B = 0;
  #100 A = 1;
  #100 A = 0; B = 1;
  #100 A = 1;
  #200 $finish;
  end
  endmodule
  第一个是与门逻辑的Verilog-HDL描述,第二个是相应的顶层模块(测试程序),将这两个文件拷贝到test的目录下,如图3所示。
 
 


      图3 工作目录下的文件
  然后,在【Project】选项中单击鼠标右键,就弹出图4所示的快捷菜单。选中【All file to Project...】菜单项并单击,就出现图5所示的画面。
  
 
         图4 添加文件的快捷菜单
  在图5所示的【Add file to Project】对画框中,通过【Browse...】浏览路径,然后在【File Name】中填写将要添加的文件的名称。


  
 
           图5 【Add file to Project】对画框
  单击【Browse...】,出现图6所示的对话框。用于选择将要增加到工程中的文件。


 点击看大图  


             图6 选择将要增加的文件
  如图6所示,将文件类型选中【All Files(*.*)】选项,并选择好文件。然后,单击【打开】,就可将"*.v"文件和"*.tst"文件加载到工程文件中了。如图7所示。


  
         图7 添加文件后的【Add file to Project】对画框
  单击【OK】,就可以看到在【Project】选项卡中,出现"*.v"和"*.tst"文件了。如图8所示。


  
            图8 添加文件的画面
 然后,仍然在【Project】选项卡区域中单击鼠标右键,就会出现进行编译的快捷菜单。如图9所示 。
  
             图9 进行编译的快捷菜单
   选中【Compile All】菜单项并单击,就会编译刚才加载的文件。单击【Library】选项卡,出现被编译后的模块,如图10所示。
 
  
            图10 被编译的模块
  双击该模块,就会出现【sim】选项卡。如图11所示。
  
 
                图11 【sim】选项卡
  选择【Design】菜单中的【Compile】菜单项,再次编译。如图12所示。这次编译不同于前一次的编译。第一次是将"*.v"文件及 "*.tst"文件全部进行编译,产生编译程序。而这次编译主要是为下一步装载测试程序而准备的。所以,这次可以只选择要测试的程序进行编译。
  
 
           图12 再次编译
  如图13所示,选择测试程序文件。并把"文件类型"选中【All Files(*.*)】选项。然后,顺序单击【Compile】和【Done】。出现图14所示画面。
  
 
          图13 选择被编译的文件
 
 
          图14 编译后的画面
  选择【Design】菜单中的【Load Design...】菜单项 ,装载测试程序文件。如图15所示。


  
 
          图15 选择装载测试程序
  出现图2.41所示的装载测试程序的对话框。选中【Design】选项卡中的测试程序文件,单击"load"就完成了装载。
  
 
           图16 装载测试程序对话框
  下面,就可以运行程序,并观察结果了。
  如图17所示,选中【View】菜单中的【All】菜单项。
  
 
          图17 选择所有测试环境
  可以看到"*.v"文件、数据流和波形显示框等画面。如图18所示。
 
图18 一个综合的仿真画面
  如图19所示,选中【signals】中的所有信号。用鼠标拖动到右面画面【wave default】中,如图20所示。
点击看大图   
               图19 选中所有信号
 
 
               图20 将信号拖至波形显示框
  然后,选中【Run】菜单中的【Run-All】菜单项并单击。如图21所示。
  
 
             图21 运行程序
  随后,会出现图22的对话框。单击【否】后,就会出现图23画面中的波形。
 
 
     图22 选择对话框
 
 点击看大图


          图23 一个二"与"门的仿真结果


参考文献:
1. 夏宇闻:复杂数字电路与系统的Verilog HDL设计技术,北京航空航天大学出版社,1998.
2. 常晓明:Verilog-HDL实践与应用系统设计,北京航空航天大学出版社, 2003.1.

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