原创 学习硬件描述语言的一点体会

       我是一名大三学生，学微电子专业的，想在博客里写一写自己学习的体会，由于缺乏实践，写的有不对的地方希望大家指点一下，谢谢！ 

       大二下学期我学习了VHDL，用的是QUARTUS 5.0开发平台，讲课的老师总提到并行与串行的概念，当时并不理解，只是像编软件程序一样对付过了期末考试。现在大三下了，开了EDA的课程，主要学习Vrilog HDL。讲课的老师蛮强的，而且也做过不少电路设计，听他讲起来，觉得有点醒悟了，也真正开始体会到了硬件描述语言与编写软件的区别。他常说，HDL是一种描述电路的工具，当你描述的时候，你的脑海里应当有一个电路大致的形式，比较一下综合出来的电路与自己想像的有什么不同，这样才会慢慢提高。

        这里提到了综合，我觉得这是硬件描述语言与纯软件语言的一个区别。以Vrilog HDL为例，综合就是采用Vrilog HDL语言描述的寄存器传输级电路模型构造出门级网表的过程。综合可能是个中间步骤，它生成的网表是由导线相互连接的寄存器传输级功能模块（如触发器、ALU、多路选择器）组成的。是否可综合，也就意味着所描述的电路是否是实际可实现的。至于所描述的电路如何综合，这取决于所用的开发平台，比如Vrilog HDL中的变量既可以是网线数据类型，也可以是寄存器数据类型的。综合时，会把网线型变量映射成硬件中的连线，而寄存器型变量则要根据其被赋值的上下文环境来确定是映射成连线还是映射成存储原件（触发器或储存器）。