原创 移位计数器设计--Protel99SE自带CUPL语言设计

2007-1-16 00:08 5832 10 11 分类: FPGA/CPLD

Name        PLDDesign6            ;
Partno                           ;
Revision    1                    ;
Date        3/12/02              ;
Designer    HotPower             ;
Company     Protel International ;
Assembly                         ;
Location                         ;
Device      g16v8                ;
Format      j                    ;


/*********************************************************************/
/* This PLD design (Revision 1) created on 3/12/02                   */
/*      for                   Protel International                   */
/*      and is stored as      PLDDesign                              */
/*********************************************************************/


/** Inputs  **/
Pin[1, 11] = [clk, oe];
Pin[2] = [!clr];
/** Outputs **/
Pin[12..15] = [q3..0];


/** State Definitions **/
fld count = [q3..0];
fld clear = [!clr];


$define number0 'H'0
$define number1 'H'1
$define number2 'H'2
$define number3 'H'3
$define number4 'H'4
$define number5 'H'5
$define number6 'H'6
$define number7 'H'7
$define number8 'H'8
$define number9 'H'9
$define numbera 'H'a
$define numberb 'H'b
$define numberc 'H'c
$define numberd 'H'd
$define numbere 'H'e
$define numberf 'H'f


sequence count{


present number0:
        if clear next number0;
        default next number1;


present number1:
        if clear next number0;
        default next number2;


present number2:
        if clear next number0;
        default next number3;


present number3:
        if clear next number0;
        default next number4;


present number4:
        if clear next number0;
        default next number5;


present number5:
        if clear next number0;
        default next number6;


present number6:
        if clear next number0;
        default next number7;


present number7:
        if clear next number0;
        default next number8;


present number8:
        if clear next number0;
        default next number9;


present number9:
        if clear next number0;
        default next numbera;


present numbera:
        if clear next number0;
        default next numberb;


present numberb:
        if clear next number0;
        default next numberc;


present numberc:
        if clear next number0;
        default next numberd;


present numberd:
        if clear next number0;
        default next numbere;


present numbere:
        if clear next number0;
        default next numberf;


present numberf:
        next number0;


}

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文章评论1条评论)

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用户1608457 2009-1-7 11:43

我现在用一个CPLD芯片ATF750C,制作延时器,ATF750C的输入晶振频率为1MHz,要求延时1S后一直输出高电平,并且高电平保持住直至芯片掉电。 我的基本思路是:对1MHz频率的时钟信号进行分频,得到周期为10ms左右的信号,再用这个信号进行计数,计满100时I/O输出高电平,并利用D触发器将高电平锁死,实现要求的延时功能。 这样,需要软件编程制作14分频器,6位计数器和1个触发器,经计算需要21个触发器,超出了ATF750C芯片中触发器的数量。 问题: 1)不知道有没有别的办法,在不更换芯片的前提下,通过软件编程实现这个功能;

雁塔菜农 2008-5-6 23:55

俺觉得3.22不太好~~~还是这个好点. 3.22每行显示"\r\n"太倒塌~~~
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