原创 基于Virtex-4 FPGA主要特征和应用

基于Virtex-4 FPGA主要特征和应用
 
叶云燕
 
1、前言

Virtex-4系列是业界第一个多平台，在每个价位点都提供了突破性的FPGA性能和功能。由于其多达20万逻辑单元，高达500MHz的性能，先进的90nm工艺技术和创新的ASMBL(Advanced silicon modular block-高级硅片组合模块)架构所带来的优势，Virtex-4系列产品的密度及性能是目前业界正在生产的器件的两倍。

高性能RISC CPU块RAM、数千兆位高速串行I/O、专用DSP功能的增加以及其他系统特性的增强都引发了进一步稳固平台FPGA超越同类ASIC SoC(片上系统)产品的技术进步。

*Virtex-4提供了前所未有的选择自由度

Virtex-4是有史以来,首次从针对不同应用领域而优化的多个FPGA平台中见图1所示，图中Virtex-4多个FPGA平台与传统FPGA系列作比较,看出Virtex-4多个FPGA平台成本低性能高.从Virtex-4可选择极适合设计需要的器件，也可选择能准确满足应用需要的器件。并且，只需为您需要的功能付费。Virtex-4 FPGA独特的ASMBL架构。这一架构使得赛灵思可以灵活地将逻辑,存储器、I/O、DSP、处理器以及其它资源组装为不同的器件，从而带来前所未有的选择自由度。

2、Virtex-4 FPGA性能优势与主要特点

2.1Virtex-4 FPGA性能优势

*Virtex-4平台FPGA能在系统的各个层面为你提供超卓的性能。具备所有适用的功能机制是以极低成本获得突破性性能的独特方法。而其在I/O带宽、片上RAM速度、DSP及处理计算带宽以及逻辑加工性能方面均具有巨大的。

*速度极快、功率极低的FPGA器件

Virtex-4 FPGA器件还能以不超出您功耗预算提供高超的性能。与同类型90nmFPGA器件相比较，它可显著地降低功率的损耗-静态功率降幅达73%，动态功率降幅达86%，起动功率降幅达94%。

2.2关键性的特点

*500MHz DCM数字时钟管理器 ：区域时钟简化源同步接口；丰富的时钟信号；差分时钟树减少偏移和抖动；精确的时钟管理。

*1Gb/s选择IO并行I/O：1Gb/s差分和600Mb/s单端I/O标准；使用任何I/O对作为差分I/O以实现最大带宽,最灵活的互连性；600Mb/s~11.1Gb/s I/O外围收发器；500MHz DSP切片；最优化以支持乘法、加法、累加、以至更多；18×18操作；低功耗。

除此以外还有：

*500MHz灵活的LUT结构,更快的压缩CLB模块。
*500MHz Smart RAM分级存储器：18kb,双端口块RAM单元；16/32bit LUT RAM单元；外围存储接口；可从RAM模块实现FIFO，而不需要任何附加逻辑；可从LUT模块实现分布式存储器或移位寄存器，而不需要任何附加逻辑。

2.3 Virtex-4多个FPGA平台的关键-新的结构框-高级硅模块(ASMBL)结构推出

为了使Virtex-4系列具有更多的优点和更低的成本, 赛灵思公司推出了新的结构框-高级硅模块(ASMBL) 柱状架构，如图2所示。该结构基于第四代Virtex FPGA系列产品能够低成本地开发多平台FPGA(见图1所示)。每一个平台具有不同的特性。在FPGA发展历史中, ASMBL结构第一次允许基于需求和成本的特点使用多尺度应用标准。

基于的高级硅片组合模块(ASMBL)柱状架构方法,现在能够经济高效地开发具有不同性能组合的多种FPGA平台(见图2所示)。因此,针对特定的应用领域，例如逻辑、DSP、连接功能和嵌入式处理,可以将特定的平台进行优化,以满足先前只有ASIC、ASSP和类似器件才能满足的应用需求,并同时保持核心的可编程能力。

2.31 ASMBL结构结构突破了以下的传统设计障碍

*利用了先进的倒装片封装技术，消除了几何布局的约束，比如,I/O数量与器件构阵列的尺寸之间的硬相关性。
*通过允许电源和地布署在芯片的任意位置，解决了对片上电源和地信号传输提出的越来越苛刻的要求。
*允许完全不同的硬IP模块分等级地相互独立，而且还独立于周围资源。

2.34 Virtex-4的三个平台FPGA特征

Virtex-4系列具有三个平台：针对逻辑应用的Virtex-4 LX、针对超高性能信号处运的Virtex-4 SX，以及针对嵌入式处理和高速串行连接的Virtex-4 FX。

Virtex-4 LX、SX和FX平台各自提供了不同的内核功能组合。逻辑、存储器、并行和串行I/O、嵌入式处理器、高性能DSP功能、增强时钟管理、硬IP、混合信号以及其他功能模块的组合是它们可以满足特定领域的应用要求。

*Virtex-4 LX平台FPGA主要针对通用逻辑应用，提供了最高的逻辑密度和具有成本优势的高性能逻辑和I/O。

*Virtex-4 SX平台FPGA主要针对高性能信号处理应用，如无线通信、视频、多媒体和高级音频。该系列中的器件提供了LX平台器件具有的所有功能，同时针对极高性能实时信号处理提供了极高比例的Xtreme DSP逻辑片与嵌入式块RAM资源。

*Virtex4 FX平台FPGA主要是为复杂系统应用提供优化，特别是网络、存储、电信和嵌入式应用中的高速串行连接和嵌入式处理。该系列中的器件提供了业界第一个支持600Mb/s至11.1Gb/s之间任何速度的吉位级串行收发器，以及带有硬件加速辅助处理器单元的增强型嵌入式Power PC 405处理器。此外还提供了丰富的逻辑单元、块RAM、DCM时钟管理器和DSP/算术功能。通过提供完整系统集成所需要的内置功能，Va-rex-4 FX可编程器为系统设计提供了最先进的平台FPGA器件。

3、Virtex-4 FPGA应用-在动态相位对齐(DPA)中的应用

当数据速率急速提高进入到千兆位范围时,在许多总线接口中动态相位对齐功能极为重要。在这些类型的接口中，1 Gbps或更高的传输速率较常见。

3.1问题的提出

在源同步接口中，发射端发送一个伴随数据的专用时钟信号，当数据速率很快上升到1Gbps并超过1 Gbps时，会发现时序预算安排被时滞和抖动所破坏。

赛灵思FPGA为超高速源同步总线接口提供了连接功能。在这些类型的接口中，1 Gbps或更高的传输速率较常见。

另一个难题是抖动，这主要是由很慢的渡越时间、地弹、码间干扰以及电磁干扰所引起的与理想时序的偏差。图3说明了时滞和抖动所引起位周期脉冲波形的综合影响图。图中显示了在时钟和数据之间与数据通道之间的扭曲,说明了时滞和抖动会对系统设计人员的时序预算安排的综合影响。

在实际系统中,多位数据(如16位)是并行接收的,而且在进入接收器时,首先要被同数据一起发送的共用时钟信号进行同步化。理想情况下,时钟沿在位时间的中间到达,因此可以提供最大的时序余量。但是实际上,单独的数据位到达的时间略有差异,每个数据位都在其上升沿和下降沿受到时序抖动的影响,因而时钟信号也将受到时序抖动的影响。所有这些效应结合在一起会限制有效数据窗口,因而可能导致不可靠的数据传输。

赛灵思FPGA为超高速源同步总线接口提供了连接功能。如何解决这个超高速接口的数据通道中的难题？那就是充分应用Virtex –4的结构主要特点,即区域时钟简化源同步接口、差分时钟树减少偏移和抖动及Virtex4 FX平台FPGA这是最有效方案。

3.2 Virtex -4区域时钟简化源同步接口、差分时钟树减少偏移和抖动及Virtex4 FX平台FPGA在动态相位对齐(DPA)中的应用

这就是用Virtex-4 FPGA解决的DPA(动态相位对齐)有效方案。

Virtex-4数据和时钟输入提供了ChipSync技术,可轻松实现动态相位对齐(DPA)。DPA可以显著地减轻不同数据行之间的时滞,以及数据行及相关时钟输入之间的时滞。具体方法就是可编程的精确延迟,因它可以应用在许多创新性领域中,此处仅介绍其做为实现动态相位对齐的一种方法。需要指出的是IDELAY(延迟)、SERDES(串行数据输入表)和Bitslip((比特偏移)功能集成在称为ISERDES的模块中，作为Chip sync技术的一部分，在每个单独的I/0中都具有这些功能。

内建于每个I/0中的Chip sync技术包括一个专用串并转换器，它将高速的串行流转换为并行的字序列，可以将高速串行流转换为能够以很低速度在FPGA内部进行处理的并行字序列,即可以在FPGA中以相当低的速率处理。这个功能可以使高速串行数据的传输与由FPGA结构支持的时钟速率分隔开。

转换器支持单倍数据速率(SDR)和双倍数据速率(DDR)模式。在SDR模式下，串并转换器是完全可编程的,能生成2到8位间的任何并行字.在DDR模式下,转换器可以按照Chip sync技术的HDL属性的规定进行编程,以4、6、8或10的倍数实现串并转换。单个Chip sync模块的最大宽度为6。需要更大的位宽度时可以以主从模式将两个相邻的Chip sync模块连接在一起。

通过将输入的并行模式与预先规定的训练模式相比较,字对齐可以修正大于1位周期的数据时滞。改变专门的串并转换器输出，Bitslip(比特偏移)模块可以实现引入的数据流与预先确定的数据图形的匹配。这儿的训练模式是指使用系统生成的训练图形,并在每个输入缓冲器中使用单独的精确延迟线,接收信号的FPGA可以调整每个数据和时钟输入的输入延迟。当通过位串行接口的总误差超过1位时间,可在进行串并转换后采用Bit slip模块予以修正。

上面介绍的Virtex-4 ChipSync技术的功能创建满足接口要求的DPA解决方案,此解决方案有三个基本步骤：
*位对齐-在初始化步骤完成，其目的是修正小于1位时间的时滞,并在数据眼图的中心定位时钟沿。
*字对齐-在初始化步骤完成，其目的是将引入的数据流调整到预先确定的训练图形
*实时窗口监察-连续监测数据眼图,使时钟沿总是处于数据眼图的中心。

图4说明了在Virtex-4器件中实现DPA的解决方案示意图。

4、结束语

综上所述,Virtex-4系FPGA可解决系统设计桃战的方案，包括LX、SX和FX在内的三个Virtex-4平台，和赛灵思新开发的ChipSync技术简化了源同步接口。利用RocketIO千兆位级收发器您可实现速度从600Mbps至11.1 Gbps的串行协议。

Virtex-4 FPGA系列的成就是能够缩短FPGA到特定应用领域的时间。它不仅可以作为设计人员或团队的FPGA平台，也是实现器件大小满足要求的理想选择。Virtex-4系列的重点在于能使FPGA运用到更新、更多的领域，最佳地满足FPGA客户的需求。除了它所具有的其他很多优势外，更重要的是，新一代Virtex-4系列基于最低廉的成本实现更高级的功能。它的多平台技术将在逻辑密度、DSP、处理器性能以及I/O带宽方面引领先进水平。