原创 SYNPLICITY-XILINX联合工作组进一步优化65纳米FPGA设计方案

　　SYNPLICITY 公司和赛灵思司日前宣布进一步扩大超高容量联合工作组的工作范围，将涉足面积缩减及功耗降低问题，致力于为 65 纳米 FPGA 设计方案提供一键式设计流程。

　　一年多来，两家公司密切合作，定义并实施了众多全新的解决方案，以尽可能提高赛灵思 65 纳米 Virtex-5 FPGA中超高密度设计方案的结果质量与效率。Synplicity-XILINX 联合工作组于2006 年5 月宣布并提交了其首批成果——成功开发 SmartCompile? 技术，这是一种增量设计流程，不仅能够最高提升运行时间 6 倍之多，同时还能确保逻辑设计不发生改变。这种从 RTL 至布局布线的工作流程支持增量设计，因此设计人员在对 FPGA 做小许更改时就不必重新编译整个器件。

　　超高容量联合工作组的初期阶段致力于大幅改进整体结果质量与运行时间，同时确保即便在对FPGA 设计方案进行增量修改时也能保持设计结果稳定。联合工作组的第二阶段将进一步推进这方面的工作，旨在降低 65 纳米乃至更先进芯片的面积与功耗要求。

　　联合工作组的整体目标是为设计人员的超高密度设计提供接乎于一键式的设计流程，确保每天都能完成多次设计迭代。由于超高容量 FPGA 支持各种应用，因此联合工作组将推出多种优化的设计流程与工具，以满足不同器件的独特设计要求。

　　Synplicity 公司的首席技术官 McElvain 指出：“我们对联合工作组第一阶段针对增量设计不断改善的成果深感满意。随着联合工作组的发展，我们希望它能进一步解决 FPGA 设计与验证方面的各种难题，其中包括我们客户最关心的问题——缩减面积及降低功耗。”

　　赛灵思公司设计软件部副总裁 Bruce Talley 指出：“我们希望与 Synplicity 在共同设计与开发的第二阶段继续密切合作。联合工作组将我们各自的技术与工程设计优势整合在一起，通过统一的解决方案化解各种难题。我们两家公司打算继续推出相关解决方案与产品，为我们共同的客户提供更多工具，以便他们能够缩减占位面积并降低功耗，进一步优化基于赛灵思 65 纳米 FPGA 的设计方案。”