原创 基于FPGA的便携式直扩通信系统设计与实现

摘要:文章研究了一种便携式扩频系统的实现方案。该方案基于软件无线电原理。具体讨论了系统的参数设定, 给出了中频部分的实现原理以及硬件框图。在此基础上, 进行了硬件平台上FPGA 部分的功能实现, 并对系统进行了调试。相关的仿真及硬件测试结果验证了方案的可行性。该扩频系统采用模块化设计, 优点是体积小, 灵活性好, 低功耗, 可扩展性强。

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关键词:扩频通;信软件无线电;FPGA; 数字下变频;伪码同步

扩频通信在提高信号接收质量、抗干扰、保密性、增加系统容量等方面都有其突出的优点。因此扩频通信系统在军事通信和民用通信的各个领域都得到广泛应用。随着软件无线电理论和微电子技术的发展。数字化、小型化成为扩频通信系统的发展方向。文中提出了一种基于软件无线电的直接扩频系统的设计方案。采用高速大容量FPGA 作为硬件平台的核心部分。通过对FPGA 的软件编程, 实现信号的扩频调制和解扩解调。同时文章还给出了各项设计参数指标, 并对所提出的设计方案进行了计算机仿真以及硬件实现。

系统的基本结构

为了在复杂的信道环境下实现特定的通信功能,本文采用直接扩频技术来设计适合某种应用环境下的扩频通信系统。由于扩频通信的理论已相当成熟, 因此本文不再对扩频通信的基本原理进行阐述。扩频系统的天线、射频处理部分也不论述, 而是重点介绍扩频通信系统的中频数字处理具体实现方案。

本文所设计的直扩电台是以高速大容量FPGA作为硬件平台的核心部分, 通过对FPGA 的软件编程, 实现信号的扩频、调制、解扩、解调, 由软件实时控制或更改信息符号速率、调制方式、伪码速率、扩频增益、中频频率、输出电平等。系统中频处理硬件结构如图1 所示。

当系统接收信号时, 中频模拟信号经过高速ADC, 进行高速、宽带采样后, 送入FPGA, 在FPGA中实现解扩、解调。接收时, AD 采样后数据与本地载波相乘进行正交下变频至零中频, 经抽取滤波后, 进行伪码捕获跟踪同步, 图中T_c为码片周期。实现接收机涉及的几项关键技术包括: 数字下变频, 匹配相关, 频差与相差的估计。因为要考虑到系统的可实现性, 设计必须兼顾算法精度, 算法 效率, 实现复杂度, 资源占用等因素。

系统发射信号时, 信息信号与伪码相乘进行扩频, 为防止码间干扰, 提高频带利用率, 扩频后的基带信号需通过成形滤波器进行码片成形; 为了使产生的扩频基带信号与后面的AD采样速率相匹配, 在进行正交调制之前还必须对扩频基带信号进行内插。内插、抽取和滤波等处理则由高效多速率信号处理技术实现。

系统基本参数设计

伪码采用7 阶的Gold 码, 速率为2.4576bit/s,信息速率为9.6kbit/s, 经卷积编码后得到速率为19.2kbit/s, 因而扩频倍数为128 倍, 扩频增益为21dB。Gold 序列的优点是自相关和互相关特性都比较好, 产生容易。

基带信号在进行上变频前要先经过脉冲成型以减少带外辐射, 以及进行插值滤波以提高D/A 前端的数据速率。脉冲成型滤波器参数如下: 滚降系数为0.35, 48 阶。具体设计时可用FIR 滤波器代替升余弦滤波器。经过脉冲成形滤波器后码速率为9.8304chip/s。中频码片速率为88.4736chip/s。所以为了速率匹配需要对基带扩频信号进行内插。内插因子为8。采用5 阶CIC 滤波器级连实现。

系统的中频为22.1184MHz, 在满足奈奎斯特采样定理的前提下系统方案采用4 倍采样, 若直接对中频信号采样则需采样频率为88.473 6MHz, 采样频率较高也加重了后级DDC 处理模块的负担。实际上选用带通信号采样完全可以满足要求, 采用4倍速率采样。所需采样频率为9.830 4MHz。

数字下变频模块中, NCO 相位累加器比特中相位量化比特数10bit, 32bit 相位累加。累加器比特数越高, 频差修正精度越高, 但资源占用也越大。后级信道估计模块返回频率误差校正控制字, 控制NCO 中相位累加步进量从而完成频差的校正。各径的相差在匹配滤波后进行修正。该模块输出样点速率与输入样点速率相同, 为扩频后基带信号的4 倍采样。LPF 用6 阶CIC 滤波器即可实现。由于采用OQPSK 调制方式, Q 路基带信号要进行T/2 的延迟处理。

该系统使用了直接序列扩频, 在接收端对经过D/A 转换以及数字下变频的信号要进行相关运算,通过获得相关信息完成对信号的解扩以及为其他模 块, 如伪码同步和频差相差估计模块提供所需的信息。

匹配相关器参数设计

由于系统所选的PN 码是满足一定相关性要求的一对Gold 码, 所以在接收端, 只有本路的数据完全与PN 码对准时才会出现一个很明显的相关峰值, 而对其他路数据进行匹配相关时, 出现的是类似于白噪声的波动。我们利用此相关峰值进行发射端和接收端的同步。实际的结构匹配相关结构如图2 所示。

I、Q 两路采用不同的扩频码扩频。令x_m与y_m为数据码元, G_1n 与G_2n为两个扩频码序列, T_s 为采样周期, ω_c为载波频率, φ为相位值。每一个码元( 序号m) 被128 个码片扩频( 序号n) 。中频输入数字信号可表示为:

r( m, n) =x_mG_1ncos( ω_cnT_s+φ) +y_mG_2nsin( ω_cnT_s+φ) (1)

m= 0,1 ,2 , ...; n = 0,1 ,2 , ...。不考虑噪声, 经下变频及低通滤波后可得到:

Δω_c为频差, φ₀是收发端相差及信道引入相移的总和。分别与两个Gold 序列相关后得到:

进行归一化令G²_1nG²_1n =1。N 为一个数据符号中的采样点数。当x_m=y_m=1, 并产生相关峰时( 即完成对一个符号的解扩) 有:

上两式实际消除了两个Gold 序列互相关的影响。最终输出的相关峰为X<?xml:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" />²_m+Y²_m, 但上面式子成立的条件是x_m+y_m=1。为了求出相关峰,系统设计时候需要保证在I, Q 两路传输相同数据。

在匹配滤波器前有一个2 倍抽取器, 匹配滤波器输入样点的速率为2/T_c。每输入一个样点, 匹配滤波器即输出一个相关值, 即相关器输出的速率也为2/T_c。

对128 位Gold 扩频的信号, 定时偏差小于±1/8T_c时, 引入的干扰很小, 完全可满足正确解调的要求。仿真表明, 如果匹配滤波器的输入样点速率为4/T_c, 虽然此时最高相关峰与“最佳定时点”偏差小于± 1/8T_c , 但会有连续多个相差不大的相关峰。所以在匹配滤波器前的2 倍抽取器, 既减少了相关峰数目, 又降低了匹配滤波器的工作速率。当然此时定时偏差增大, 需要进行细同步, 将定时偏差控制在± 1/8T_c之内。

硬件实验结果

FPGA 开发时采用xilinx 公司的综合开发工具软件ISE8.1 和Mentor 公司的仿真工具ModelSim 作为开发平台。所用主要芯片和芯片相关参数如下:FPGA 采用xilinx 公司Virtex4 系列; ADC 器件采用模数转换器MAX1420, 最高量化电平12bit、最高转换频率60MSPS。

程序下载到所设计的硬件平台上得到以下的实验结果。图3 信号波形依次为: 时钟信号, I 路方波脉冲数据( 随机数据) , Q 路方波脉冲数据( 周期数据) , 经过成型滤波后的I 路数据, 经过插值滤波后的I 路数据, 经过上变频的I 路输出, 以及经过成型滤波后的Q 路数据, 经过插值滤波后的Q路数据, 经过上变频的Q 路输出, 最后是I、Q 支路叠加后的输出。经过D/A 变换后发射端实测中频信号实测频谱如图4 所示。

频差修正前后匹配相关的实测输出如图5 所示。此时两个相关峰之间的间距恰好为一个伪码周期, 验证了本设计捕获和伪码同步方案的正确性。同时可以看到频差校正前峰值包络起伏较大, 校正后峰值包络较为平坦。验证了频差相差估计模块的正确性。至于伪码同步、频差相差纠正的具体细节以及此扩频系统的性能分析等, 限于篇幅, 在此不再展开讨论。

结束语

本文提出了一种便携式扩频系统的实现方案, 分析了系统参数的选择和设定, 并进行了软件仿真验证以及硬件实现, 硬件实验结果验证了本设计方案的正确性。本文所述的直扩系统可以在不同的信道环境下, 通过软件实时控制可以更改信息符号速率、调制方式、伪码速率、扩频增益、中频频率、输出电平等。保证了系统的灵活性和通用性。此外系统通过添加多径搜索和rake 接收模块就可以完成一个简单的便携式基站中频模块设计。具有很强的可扩展性和实用性。