原创 基于FPGA的SD转换器的设计与实现

摘要: 文章提出了一种采用A ltera 公司的Cyclone 系列EP<?xml:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" />1C6F256C8 FPGA 芯片设计SD 转换器的硬件电路的方法, 并以一个加海明窗的160 阶F ir 低通数字滤波器进行数字信号处理, 设计经软件仿真和硬件仿真, 结果表明电路性能可靠, SD 转换精度较高。

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关键词: 现场可编程逻辑门阵列; 有限长度脉冲响应数字滤波器; 窗函数

　　现场可编程门阵列的出现是超大规模集成电路(VL S I) 技术和计算机辅助设计(CAD) 技术发展的结果。FPGA 器件集成度高、低功耗及体积小, 具有通过用户编程实现ASIC (Applicat ion-specif icin tegrated circu it s) 的功能, 因此有时也称FPGA为可编程ASIC。

它的应用缩短了系统研制周期, 减少了投资,广泛地应用于数字信号处理(DSP) 中。本设计采用A ltera 的最新Cyclone 系列芯片, 性价比较高,采用0. 13 Lm 工艺, 内部时钟最高可达66MHz。Cyclone 系列芯片特性见表1 所列。

　　电子设计自动化(EDA ) 的关键技术之一是要求用形式化方法来描述数字系统的硬件电路,即要用硬件描述语言来描述硬件电路VHDL 语言。本设计采用VHDL 语言和Quartus3. 0 的图形编辑方式相结合的设计电路方法, 通过加窗的F ir 低通数字滤波器滤除高频信号, SD 转换器可应用于雷达目标方位坐标检测、伺服机构、数控机床、天线监控和其它相位检测中。

　基本原理

输入模拟信号为IQ 双路幅度调制信号,M为乘法信号, 其表达式为

　　通过A/D 转换后, 相乘再经过加窗的160 阶F ir 低通数字滤波器进行滤波后得到双路IQ 数字信号再由SD 转换成方位角度, 最后通过α-β滤波器对SD 转换值进行修正。原理如图1 所示。

A/D 变换

A/D 转换器采用ANALO G 公司的AD7899, 它是14 位的A/D 转换器, 输入为5V电压, 它有U sing an Ex ternal Clock Mode, EOCMode 和Bu syMode 三种工作模式。设计中采用外部提供时钟模式, 采集数据的时钟为307. 2kHz, 每16 个时钟产生一个数据, 实际串行数据率为19. 2 kHz, 经模拟开关后的到的3 路并行数据传输率为6. 4 kHz。AD7899 的使用外部时钟转换模式时序, 如图2 所示。

乘法器

由(1) 式和乘法信号M = co s2∏f t 相乘后得到I_m、Q_m两路信号为

I_m = A co s2∏f tsinθco s2∏f t =1/2 A sinθ(1 + co s4∏f t)

Q_m = A co s2∏f tco sθco s2∏f t =1/2 A co sθ(1 + co s4∏f t)

经F ir 低通滤波, 滤除高频信号后得到解调后的信号为

I _j = 1/2A sinθ　　Q _j = 1/2A co sθ

　加窗的F ir 数字低通滤波器的设计

数字滤波器的频率响应H (e^jω) 都是ω 的周期函数, 其傅氏展开为

其中,

系数h(n) 就是数字滤波器的冲击响应, 若要获得有限冲击响应, 数字滤波器必须消除由于无限序列的截断所导致的吉布斯效应。窗函数的主要作用就是为了消除吉布斯效应, 它是用被称为窗函数的有限加权序列{ω(n) }来修正(2) 式, 即

h_d (n) = h (n) .ω(n) (3)

其中, 　ω(n) 是有限长序列, 而且当n> N - 1 时,ω(n) = 0。

低通滤波器的频率响应函数为

其中, ω为归一化的频率; ωc 为归一化的截止频率。IFFT (逆傅氏变换) 求出的与(4) 式对应的冲击响应h (n) 表达式为

　　在具体设计中, 采用海明(hamm ing) 窗，即

　SD 转换

经过乘法器和F ir 滤波后得到的双路IQ 数字信号, 通过SD 转换成14 位相位角码原理如下: 12位IQ 数字信号的最高位为符号位用来判断象限, 低11 位比较大小, 经除法运算可通过ROM 查反正切表求得0°～ 45°, 再通过所求的3 位象限来确定0°～360°, 用14 位表示精度可达0. 02°。其算法为

　　当0°～ 45°时, θ= θ_sd; 45°～ 90°时, θ= 90°-θ_sd; 90°～ 135°时, θ= 90°+ θ_sd; .; 135°～ 180°时, θ= 180°- θ_sd; 270°～ 315°时, θ= 270°+ θ_sd; 315°～360°时, θ= 360°- θ_sd。

　硬件实现与仿真

　F ir 低通滤波器

为了节约芯片的资源, 这里采用2 个乘法器和RAM 作串行乘法运算实现F ir 低通滤波, 一般所采用的延迟线结构简单, 但耗费大量的逻辑单元, 使用RAM 设计可节约芯片资源, 重要的是能够设计高阶的滤波器, 改善滤波特性。

在M at lab 下可产生160 阶加海明窗的滤波系数, 其中, ωc= 0. 25 rad/s,N = 160。在具体的电路设计中, 采用VHDL 语言和图形输入相结合的方法。F ir 包括控制模块、时延转换模块、并串转换模块、加权系数模块及累加截位模块, 其电路如图3 所示。

　SD 转换

SD 转换由控制模块、除法模块、查表模块及象限处理模块4 个模块组成, 如图4 所示。

SD 算法的VHDL 语言描述, 如图5 所示。

在设计内部, 加一个自检ROM。Sel=‘0’时,启动自检。波形仿真如图6 所示。

　　从设计波形仿真图分析可见计算结果正确,SD 转换模块的精度约为0.02°。由于A/D 转换和滤波的误差以及截位误差综合得到的系统精度约为0. 08°, 满足设计要求的5. 3′的要求。

　器件的编程与配置

在利用现有测试板A ltera 的F lex 系列的EPF10k50 芯片做硬件仿真时, 配置芯片为EPC2LC20,A ltera 器件编程有Byte-B laster 并口下载、ByteB lasterMV 并口下载、M asterB laster串行/U SB 通信和B itB laster 串行下载4 种方式。在此采用ByteB lasterMV 并口下载方式, 与PC机25 针标准口连接即可加载编程。产品中采用Cyclone 系列的EP1C6F256C8FPGA 芯片, 配置芯片为EPCS4, 经调试, 性能完全满足设计要求。

　结束语

FPGA 技术以其优势广泛地应用于雷达DSP、通信、自动控制及信息处理等诸多领域, 是电子工程师必备知识, 各种EDA 工具( 如MA TLAB、PRO TEL 等工具) 是数字电路设计的重要工具。本文设计的SD 转换器可应用于雷达目标方位检测及精密仪器测量中, 结果表明达到了设计要求。