原创 基于CMOS图像传感器IBIS52A21300的时序设计

摘要：在分析CYPRESS公司的IBIS5-A-1300 CMOS时序的基础上,设计了串行、并行两种配置寄存器的模式,完成了多斜率积分、开窗口、亚采样功能。选用复杂可编程器件(CPLD)作为硬件设计载体,使用VHDL语言对驱动时序发生器进行了硬件描述。采用QuartusⅡ5.0软件对所做的设计进行了功能仿真,针对ALTERA公司的CPLD器件MAXⅡEPM570T144C3进行适配。系统测试结果表明,所设计的驱动时序发生器满足CMOS相机驱动要求。

关键词：CMOS相机；串行；并行；复杂可编程逻辑器件CPLD；时序发生器

随着CMOS集成电路工艺的不断发展和完善,CMOS图像传感器发展非常迅速。CMOS图像传感器具有低成本、低功耗、简单的数字接口、随机访问、运行简易、高速率、体积小以及通过片上信号处理电路可以实现智能处理功能等特点而得到广泛应用。由于CMOS传感器的驱动信号绝大部分是数字信号,因此可采用CPLD通过VHDL语言编程产生驱动时序信号。VHDL语言具有广泛的逻辑综合工具支持,简洁易于理解。本文就IBIS52A-1300CMOS图像敏感器给出使用VHDL语言设计的寄存器配置电路和仿真结果。

CMOS时序发生器原理

IBIS52A21300芯片
IBIS52A21300是131万像素(1280×1024),20mm(2/3英寸)的CMOS图像传感器芯片。它可以采用SXGA/VGA格式输出,最大帧速率可达到27.5帧/s(SXGA输出)或者100帧/s(VGA输出)。该芯片将CMOS感光核心与外围辅助电路集成在一起,同时具有可编程控制功能。6.7μm×6.7μm高填充系数像元,高达66%的填充系数,光学动态范围；片载可调整增益和偏置的输出放大器,以及10bit,40MS/sADC；具有卷帘快门和同步快门；随机可编程窗口和亚采样模式；片载抑制FPN电路；片载时序和控制逻辑发生器。

内部寄存器
IBIS52A-1300内部有12个16bit的寄存器,高4位是地址位,低12位是数据位。寄存器的值决定着相机的工作状态,必须根据需要进行设定,并实时作出修改。本设计中对各个寄存器设定不同的值实现多斜率积分、开窗口、亚采样的功能。寄存器0000用于设定快门方式,在多斜率积分中,会随上载不同寄存器而改变,如表1所示。

表1　多斜率积分时的寄存器设置

随机开窗口也就是基于感兴趣区域(Region-Of-Interest,ROI)读出。通过多种接口设置传感器内部的X和Y移位寄存器起点指针,控制X方向和Y方向的起始读出位置,就可以很容易地实现ROI操作。X方向地址的最小步进距离是2(只能选择偶数列作为起始地址),Y方向为1(每一行都可以作为起始地址),所以最小可以输出2×1窗口大小的像素单元。进行ROI操作时,帧速率近似成线性增长。由寄存器0001(每行读出像元个数)、0010(每帧读出行数)、0100(X方向起始位置)、0101(左侧Y起始位置)、0110(右侧Y起始位置)设定不同的开窗口的起始位置和大小。

亚采样也叫“抽点取样”,即通过选取某一区域的某点(或某些点)代替该区域,从而将影像的分辨率缩小到指定点。IBIS5-A-1300的X方向和Y方向分别有四种亚采样模式,能够很好地满足用户直接输出压缩图像的需要。这是由寄存器0111设置的。

接口模式时序及分析
内部寄存器决定了图像传感器的工作状态,所以传感器复位后要对这些内部寄存器进行配置。配置方式有两种：并行模式和串行模式,两种模式可以通过IF_MODE管脚和SER_MODE管脚进行选择,如表2所示。

表2　串行和并行接口的选择

16-bit的配置数据中,高4位是地址位,用来选择要写入的寄存器,低12位是要写入的数据。并行模式和串行模式的时序如图1。

并行模式利用16位宽的并行端口(P_DATA〈15:0〉)给内部寄存器上载新的值,通过写脉冲P_WRITE将值写入。根据图示信号周期可以计算得出写入12个寄存器的时间是4.8μs。

图1　两种配置接口的时序图

串行模式利用串行时钟(周期为400ns)驱动串行数据。串行数据16位为一组,当S_EN为低时将值写入。写入12个寄存器的时间为76.8μs。

基于CPLD的CMOS时序的实现

复杂可编程逻辑器件CPLD
为了产生系统所需的时序,采用复杂可编程逻辑器件(CPLD),包括可编程逻辑宏单元、可编程I/O单元、可编程内部连线三种结构,其集成度远远高于PAL等传统PLD器件,并在速度上有一定的优势。本文采用ALTERA公司生产的MAXⅡEPM570T144C3CPLD器件,结合QuartusⅡ开发工具,可以实现电路设计、仿真、器件编程等全部设计,开发调试灵活。

CMOS寄存器配置时序的VHDL描述
时序部分的主要功能是驱动CMOS图像传感器的正常工作,驱动时序的要求使得驱动电路的设计规模较大,复杂程度高,很难用传统的方式描述,必须采用更高层次的描述方法,实现自顶向下的设计,因此可以用VHDL语言与CPLD器件结合,设计的关键就是用VHDL语言描述CMOS的驱动时序关系。根据自顶向下的设计方法,确定输入输出信号,同时根据时序分析划分功能模块,然后把所有的输入输出信号分配到各个功能模块中,每个功能模块分别进行VHDL设计输入、功能仿真、后仿真。在各个功能模块实现其各自功能后,例324321期邢汝佳,等：基于CMOS图像传感器IBIS52A21300的时序设计　如到顶层设计当中,再完成顶层的VHDL设计输入、功能仿真、综合、后仿真,直至最后达到设计要求。

由时序图知,并行模式中一个数据的上载时间为400ns,CLK为25ns,则需要16个时钟,设16进制计数器count,当count在6与11之间时,使P_WRITE为1,数据开始上载,用变量i计哪个寄存器上载。当12个寄存器上载完,启动下一模块,使SHUTTER_START为1,同时注意在多斜率积分中当12个寄存器上载完后,第一个寄存器的值要随之改变,这里需要设不同的寄存器,避免转换状态时计数器值不变出现死循环,上载数据方法与前面相同,流程图如图2所示。

图2　并行模式流程图

串行模式中每个寄存器上载值都需要有S_EN和S_CLK,由时序图知数据是由高位到低位上载的,在最高位时产生S_EN信号,随后保持低电平,直至下一个数据上载。由于数据是一位位上载的,因此对每一位数据要用一变量j,每个时钟下降沿使j-1,直至16位数据上载完,开始下一数据上载,用变量i表示,当i为12时启动下一模块。流程图如图3所示。

图3　串行模式流程图

驱动时序发生器功能仿真
在进行了VHDL描述和编译之后,就可以应用EDA软件进行驱动时序发生器的功能仿真。功能仿真与器件无关,只是根据VHDL原代码生成相应的波形图,检验设计的合理性,功能仿真是在QuartusⅡ5.0下进行的。图4和图5是驱动时序发生器在并行模式和串行模式下的仿真图,都是在同步快门四斜率积分和卷帘快门下仿真的。

比较并行模式和串行模式波形,可知并行模式比串行模式上载速度要快,但两种方式都可以满足CMOS图像传感器驱动时序要求。

图4　并行模式仿真图

图5　串行模式仿真图

结论

在分析CYPRESS IBIS5-A-1300CMOS驱动时序关系的基础上,提出了CMOS寄存器配置时序发生器的设计方案,并且实现了多斜率积分、开窗口、亚采样的功能。CPLD器件较其他器件具有延时小、设计简便、调试灵活等优点,且由其构成的驱动时序发生器工作稳定可靠、体积小,为自行研制CMOS摄像机实用化提供了条件。