原创 时序分析TimeQuest之多周期约束

2013-2-17 11:30 2350 19 20 分类: FPGA/CPLD

时序分析TimeQuest之多周期约束.

 

 

    网上有很多讲ALTERA时序约束(TimeQuest)的文章,其中关于多周期约束set_multicycle_path的,有一点很多文章包括ALTERA的官方教程都没有说明,导致很多朋友按照文章上的方法去约束,可能导致数据在多周期传送的时候会出现亚稳态。

    举个launc_clk latch_clk同频同相位(launch_clk latch_clk频率有倍数关系、有相移等的情况也是同样的分析结果)的例子,数据的有效长度是三个时钟周期,缺省的setuphold的分析沿如下图所示:

 

20130106150635369001.gif

 


 

 

 

 

 

 

 

 

 

 

如果设置多周期约束 set_multicycle_path -setup 3set_multicycle_path -hold 2   setuphold的分析沿如下图所示:

 

20130104085014523001.gif

      

 

 

 

 

 

 

 

 

 

 

    问题是在这种情况下,上面的多周期约束是正确的约束吗,latch_clk 能正确的采样DATA数据吗,如果DATA数据的延时刚好是一个时钟周期、数据的变化沿刚好是latch_clk的第二个时钟的上升沿呢?如下图所示:latch_clk的第二个时钟的上升沿采样输出的数据就有可能出现亚稳态。解决的方法是加入一个寄存器使能信号(如下图的data_en在该采样的时钟沿采样才能避免上述问题。

      

 

20130104085048247001.gif

       launch_clk latch_clk频率有倍数关系、有相移等的情况做多周期约束的时候也要做如上处理。

文章评论1条评论)

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用户377235 2013-1-15 20:56

不错不错!

用户1670510 2012-10-8 11:46

“FPG**上存储资源”,我该说什么呢,就当个笑话罢了

用户1667481 2012-9-29 11:38

是的,草木皆兵,一声叹息

用户403664 2012-9-29 11:05

敏感词很好很强大,博主编辑一下吧! 例如:独--立
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