原创亚稳态（recovery time）

 2010-5-24 20:13  1648 4 4 分类: FPGA/CPLD

　亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态^[1]时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

亚稳态（metastability）
时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decision window），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。

这个判决窗口由建立时间（setup time）和保持时间（hold time）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率会增加，即进入亚稳态的概率会增加。
亚稳态不能从根本上消除，但可以通过采取一定的措施使其对电路造成的影响降低。[2]通常我们用故障间隔平均时间（MTBF，mean time between failures）来衡量亚稳态的影响。MTBF越大则说明亚稳态对电路产生地影响越小，反之亦然。如当MTBF等于几十年或者上百年时，我们就认为它对电路的影响基本上可以忽略。实验结果表明：对于输入为异步信号的电路，其MTBF与从亚稳态状态下恢复的时间长度（如图1所示的）有着指数的关系[3]。

2 同步器（synchronizer）
在实际中，我们常用的是采用两级触发器串联的同步器（如图1）[4]。这种用两级触发器串联的同步器亦称为电平同步器（the level synchronizer），它是其他同步器的基础。对于电平同步器，它能将输入第一级触发器的异步电平信号（保险起见，电平信号应保持大于两个同步时钟周期），转换成第二级触发器输出的同步电平信号。第一级触发器对输入的判决时间有整个同步时钟周期的长度。因此，它的MTBF比单触发器的同步器更大，即亚稳态所产生的影响更小，通常是在我们的可以容忍的范围之内。
因此，对于高速率数字电路的同步器，通常采取的策略是用触发器级联来实现时间缓冲，为电路从亚稳态下恢复过来提供时间，即以时间延迟为代价，降低亚稳态的发生对电路的影响。
下面再分别介绍另外两种常用的同步器。
2.1 边沿检测同步器（the edge synchronizer）
如图2所示，边沿检测同步器在电平同步器的输出端增加了一个触发器。新增触发器的输出经反相后和电平同步器的输出进行与操作。这一电路会检测同步器输入信号的上升沿，产生一个与同步时钟周期等宽、高电平有效的脉冲。如果将与门的两个输入端交换使用，就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门，可以构建一个产生低电平有效脉冲的电路。

当一个脉冲进入更快的时钟域中时，边沿检测同步器可以工作得很好。这一电路会产生一个脉冲，用来指示输入信号上升或下降沿。这种同步器有一个限制，即输入脉冲的宽度必须大于同步时钟周期与第一个同步触发器所需保持时间之和。最保险的脉冲宽度是同步器时钟周期的两倍。如果输入是一个单时钟宽度脉冲进入一个较慢的时钟域，则这种同步器没有作用，在这种情况下，就要采用脉冲同步器[5]。
2.2 脉冲同步器（the pulse synchronizer）
如图3 所示，脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域中的一个翻转电路。每当翻转电路接收到一个脉冲时，它就会在高、低电平间进行转换，然后通过电平同步器到达异或门的一个输入端，而另一个信号经一个时钟周期的延迟进入异或门的另一端，翻转电路每转换一次状态，这个同步器的输出端就产生一个单时钟宽度的脉冲。

脉冲同步器的基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲。脉冲同步器也有一个限制，即输入脉冲之间的最小间隔必须等于两个同步器时钟周期。如果输入脉冲相互过近，则新时钟域中的输出脉冲也紧密相邻，结果是输出脉冲宽度比一个时钟周期宽。当输入脉冲时钟周期大于两个同步器时钟周期时，这个问题更加严重。这种情况下，如果输入脉冲相邻太近，则同步器就不能检测到每个脉冲。
3 仿真结果
如图4、5所示，在Modelsim下分别跑了两组边沿检测同步器和脉冲同步器的仿真。下面作简单的介绍。clk1为原电路时钟；clk2为同步时钟；pulse_din为脉冲同步器的输入，pulse_dout为其输出；edge_din为边沿检测同步器的输入，edge_dout为其输出。在图4中，显示了正常条件下的边沿检测同步器和脉冲同步器的输入和输出。在图5中，由于脉冲同步器的输入（pulse_din）的脉冲间隔太小，同步器无法分辨出两个输入脉冲，只能输出（pulse_dout）一个有两个同步时钟周期宽度的脉冲。

4 总结
同步器还有许多种设计方法，因为一种同步器不能满足所有应用的需求。其类型也有多种，常用的基本的类型就是上述介绍的三种类型：电平、边沿检测和脉冲同步器。这三种类型的同步器可以解决设计者遇到的多数应用问题。
在使用同步器时还有一条重要的规则，那就是不应当在设计中的多个地方对同一信号进行同步，即单个信号不能扇出至多个同步器。否则，就会出现竞争状况[6]。这种竞争状况在需要跨越时钟域传输的多组信号间也会发生，例如数据总线、地址总线和控制总线等。因此，不能对组中的每个信号单独使用同步器，因为在新的时钟域中，要求每个信号同时有效。

1）亚稳态定义

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去

亚稳态这个点并不是真正的稳定，因为随机的躁声会驱使工作与亚稳态点的电路转移到一个稳定的工作点去。

正如山顶的球一样，双稳态电路在不确定进入某一种状态之前，可能会在亚稳态停留一段不可预测的时间。

2）锁存器的亚稳态

(1)R_S锁存器，加在S输入端的脉冲会使锁存器的状态0变到1状态。

对S输入端有一个最小脉冲宽度的限制。若所加脉冲的宽度与这个宽度限制更宽的话，锁存器的状态立即变为一状态。若小于这个限制脉宽就可能进入亚稳态。一旦进入亚稳态之后，他的行为就取决与“山的形状”了。用高增益，快速工艺制作的锁存器和触发器会比用低性能工艺制造的更快地脱离亚稳态！

(2)如果R_S都为1，则输出都被强制为0。一旦取消某一输入，则两个输入有重回复到通常的互补状态。但是，两个输入同时消失，则锁存器将进入一个不可预测的状态，而事实上这个状态可能是震荡状态或者是亚稳态！如果加在S或R端的“<?XML:NAMESPACE PREFIX = ST1 />1”脉冲太短，也可能引起亚稳定性！

(3)尽管D锁存器消除了R-S锁存器的S=R=1的问题（清零置1同时有效）,但是亚稳态的问题依然存在。如果在建立保持时间窗内信号发生变化的话，锁存器的输出就是不可预测的，并且可能进入亚稳态。

(4)触发器的亚稳态

像D锁存器那样，边沿触发器D触发器也存在着一个建立和保持时间窗，在这段时间内D端的输入一定不能变化。在这一窗口时间也是在CLK信号的触发沿附近，若未能满足建立和保持时间的要求，触发器的输出通常会进入一个稳定状态。尽管这个状态不可预知，但他不是0就是1。但是，有时输出也可能会震荡或者进入亚稳态，或进入一个界于0和1之间的亚稳态，如果触发器进入亚稳态，则它只是在经过一个随机的延时后，才会自己回到一个稳定状态。

在触发器的建立时间和保持时间要求没有得到满足时，触发器就会进入一个界于状态1与状态0之间的第三种状态，即亚稳态状态。

最糟糕的是，理论上讲，门电路个触发器接受到这个亚稳态的输入信号之后，有些部件会把这个信号当成0，而另一些则把它当1，于是会产生不一样的输出，或者，还有一些门电路和触发器本身也可能产生亚稳态的输出信号（毕竟，这些器件现在都工作在其工作区的线性部分）。幸运的是，尽管触发器的输出保持亚稳态的可能性永远也不会为0，但这种可能性随着时间呈指数的下降趋势！

使触发器脱离亚稳态有两种方法：

1)：利用满足最小脉宽宽度，建立时间等规定的输入信号，迫使触发器进入一个有效的逻辑状态。

2）等待足够长的时间，以便触发器自己脱离亚稳态状态。

亚稳定性分辨时间

如果满足了D触发器的建立和保持时间要求，那么在时钟沿到来后的Tpd时间(传播延迟)内触发器就会稳定在一个新的输出值上。如果没有满足D触发器的建立保持时间要求，触发器的输出就会进入亚稳态，并保持随机长的时间。在特定的系统设计中，我们用一个参数Tr(称为亚稳定分辨时间)，来表示在不引起同步器故障的情况下，输出会停留在亚稳态的最大时间。

有效的亚稳态分辨时间：

Tr=Tclk（时钟周期）-Tcomb（组合逻辑的传播延迟）-Tsetup

Tpd时间(传播延迟)：输入信号变化到产生输出信号变化所需的时间。

最可靠同步器设计

最可靠的同步器就是具有最大亚稳定性分辨时间的同步器。但是，在数字系统的设计中，我们不仅很少因为系统的可靠性而奢侈地降低时钟频率，而且为了让系统具有更好的性能还常常要求提高时钟频率。因此，通常需要能够在很短的时钟内可靠工作的同步器。

Tr=Tclk-Tcomb-Tsetup

速度越快的触发器建立时间就越短。Tcomb（组合逻辑的传播延迟）最小值为0；

用两级D触发器构成同步器，时钟异步信号输入DFF1，这个信号可能会违反触发器的建立时间和保持时间的规定。一旦发生这种情况。输出信号就会进入亚稳态，而且这个状态停留一个任意长的时间。然而，我们已经假设在时钟沿之后，亚稳定性保持的最长时间为Tr(称为亚稳定分辨时间)。只要时钟周期比Tr与DFF2的建立时间之和要大，那么从下一个时钟触发沿开始，DFF2的输出信号就是异步信号（DFF的输入信号）的同步拷贝，而且不会进入亚稳态。于是就可以把DFF2的输出信号（时钟异步信号）分发到系统的其余部分！