原创 QuartusII编译与仿真之warning总结

2008-11-17 15:38 6049 11 12 分类: FPGA/CPLD

将我遇到过的问题及解决办法总结如下:(慢慢总结)


warning:
Info: Pin num[0] not assigned to an exact location on the device
num[0]管脚没有在器件上非配一个准确位置
解决方法:进行管脚分配。
Warning: Found pins functioning as undefined clocks and/or memory enables
 Info: Assuming node "clk" is an undefined clock
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟。
措施:如果clk不是时钟,可以加“not clock”的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individualclocks...>...
注意在Applies to node中只用选择时钟引脚一项即可,required fmax一般比所要求频率高5%即可,无须太紧或太松。

文章评论1条评论)

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用户1736316 2014-3-2 11:33

你好,我想问一下:如果我从板上输入一个时钟,即晶振时钟osc_clk,经过分频得到另一个时钟clk;接着,我用clk作为计数器的时钟。这时,我两个时钟osc_clk与clk都要经过Assignments>Timing analysis settings ... > Individualclocks ... > ...的设置吗?
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