在verilog中很容易产生不必要的锁存器，或者说不是预期的锁存器。主要分为以下2点:
其一：if-else语句中，省略else；如：
begin
if(reset) q = d;end其二：在case语句中，缺少default也会产生。因此为了避免出现这种情况，在应用verilog语言时，最好加上else，default。
if(reset) q = d;
end
其二：在case语句中，缺少default也会产生。
因此为了避免出现这种情况，在应用verilog语言时，最好加上else，default。
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