FPGA器件的高速IO系统设计

目的：

1. 电路板级信号完整性（SI）分析需求

2. 同步开关噪声（SSN）的产生原因与改善

3. 如何利用FPGA软件完成SI分析

方法：

1.Requirement for SI

1） 串行或者并行匹配（片内或者管芯）

2） 布线约束（拓扑，宽度，匹配长度等）

Board-aware：设计需要考虑主板设计和电路板元件

-远端负载大小

-远端负载走线特性

-信号匹配方案和所使用的元件值

2.同步开关噪声（SSN）的产生原因与改善

原因：高速管脚之间同步开关产生的干扰

QH：静态高电平值

工具的使用：

SSN Estimator的使用（老版）

Desired margin：除SSN以外预留的margin。

Max FPGA Vol 0.173V表示在超出阀值前的最大可接受干扰电压。

Vil Margin 72.6% 表示当前还有margin72.6%

Pin Limit 48 表示可接受的最大SSN干扰下的管脚数

如果发生违规后：

通过改变 Desired Margin，Drive Strength，和Slew Rate，达到SSN完整性。

SSN Analyser（新版）

提供尽可能多的PCB分析（高级I/O时序，PCB堆叠，信号层引出线，信号组分配）因此最好调整SSN时可纠正的选择更多了，增加了调整电路板参数提高SSN。

有意思的是：不认为差分信号为干扰源，也就是说如果是差分输入就和SSN分析无关。

总而言之：quartus10就是把SSN的输入，分析，报告，优化整体方案集成在SSN Analyser

还有一种高级提高方法是

3. 信号完整性分析

三类SI分析方法:

1. 简单容性负载分析

2. 用time request生成信号完整性标准报告

3. 在third-party software中，进行IBIS和HSPICE模型文件仿真

在模型问题中如何解决双计数问题（double counting）

Tco 引脚延时 Tpd电路板延时

可以找到所有FPGA的IBIS的模型和老器件（一代和二代）的HSPICE模型。

采用IBIS仿真（HyperLynx）

采用HSPICE仿真（synopsys HSPICE）