原创 贴几个最近弄得东西

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cypress 68013 与 spartarn 3e 的通讯

../upload/2009/11/8/e5cd863a-6969-4a49-9a9a-8a8bc56ea176.rar

cypress配置为slavefifo 自动收发模式 EP2为OUT EP6为IN 各自占用四个512的buffer 时钟是external 由fpga的输出引脚提供
spartarn3e的固件文件架构包含一个dcm一个fifo一个状态机和一个reset按钮的消除振动
fsm的结构基本上是这样的 从68013的EP2读 把fifo读满就把数据发回68013的EP6

测试方法
两个程序下到两个芯片里 按下fpga的reset 用cypress开发包里的control panel 先打开pipe 用bulk方式往ep2里发512byte的包 再从ep6里读

存在的问题
1 虽然有packetend端口 但是没有任何东西！始终配置为高
2 数据有偏移 开始会丢几个数 我想可能在sloe后面等一会再开始写可能会好
3 因为没有packetend 只能发512byte的包！没法用cypress开发包bin目录下的bulkloop测试！

附注
我把fpga\ipcore目录下的fifo generator的datasheet删了 就那个最占地 要不传不上来

下个礼拜开始琢磨gpif呵呵
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aes加解密算法vhdl实现

../upload/2009/11/8/a2707448-1514-4c0e-81cc-7ee2503f2ac7.rar

帮我妈弄得 设计过程参考了aes算法的官方文档 以及opencore网站上的几个开源核

包含的component有 状态机 subbyte mixcolumn shiftrow addroundkey keyexpansion 完全按照aes的官方文档说明上写的

存在的问题
vhdl不熟 虽然觉得自己写的很好读 可是状态机编译死活不通过......没辙 谁帮忙看看啊...