原创 他和它的故事 之 Verilog HDL 模块的沟通

目录

第四章 模块的沟通
4.01 探讨Start_Sig 和 Done_Sig 的协调性
4.02 同步FIFO
实验十七：同步FIFO
4.03 适合同步FIFO的控制信号
实验十八：同步FIFO改进
4.04 再建 接口建模
实验十九：乘法器接口
4.05 混种建模的可能性
实验二十：混种建模

总结

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前言

终于终于要结束 Verilog HDL 系列的笔记了，这一路来确实很漫长，从第一本的《Verilog HDL建模技巧 低级建模~仿顺序操作·思路篇》，想不到后边的路是那么长。从那一本笔记起，笔者开始探讨建模，然后建立低级建模《VerilogHDL那些事儿》，到最近的四本笔记（包括这一本），笔者走过的路是这样的。

从了解Verilog HDL 基本语法开始到了解RTL。然后认识建模，模仿顺序操作，到建立“低级建模”。进一步分析步骤和时钟中，理解到流水操作和建模与步骤之间的相关性。继续深入分析步骤和时钟后，则强化了对模块之间沟通的了解。如果要用表达式来表示的话，会是如下：

Verilog HDL基本语法 => 建模（低级建模）=> 步骤和时钟（时序）

一切都是从接触CPLD开始然后到FPGA，逐渐认识Verilog HDL。有一点非常讽刺的是，笔者既然把所有学习都放在Verilog HDL语言的身上。浏览过夏教授的第一本参考Verilog HDL书以后，感觉上“物所不足，想知道更多，了解更多”...... 可惜没有一本参考书可以满足笔者，就这样晃晃荡荡的经过一段时间。随后，开始探讨建模，然后深入。直到最近，了解到步骤和时钟是建模不可或缺的一部分，建模的工作几乎都是它在支持的。

最近所写的四本笔记的故事就是围绕着“步骤和时钟”。四本笔记的主题看似没有关系，其实就是一直深入理解“步骤和时钟”。从第一本笔记，强化读者对步骤的认识，然后到第二本笔记，开始涉及“步骤和时钟”之间的关系。到第三本笔记，基本上都把“步骤和时钟”往时序上与建模上扯了。最后一本笔记就是核心了，模块的沟通。

笔者不否认每一本本笔记都有一定的难度，可能是笔者理解的办法和读者理解的办法有些出入（笔者喜欢向后边横着脑袋思考问题，那样思考力比较容易集中）。毕竟笔记的表达能力有限，如果要完全明白笔者的想法，必须好好从第一本笔记开始理解。

好了，不多话了。这一本笔记的内容正如命名般一样，其中同步FIFO会成为这一本笔记的主角 ......

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下载

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Verilog 系列的笔记终于写完了。很感谢一直以来阅读的网友 ....?

笔记很多地方都是源自自己的立场，希望不要对笔记的内容太过较劲和认真 ...

学习就应该放轻松。

唔 .... 终于可以睡一个好觉了