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akuei_2_550826815 2011-10-22 18:26: Verilog的私私细语 - 时钟化和信号的长度; 目录第2章时钟化和信号的长度 2.01 一个时钟一块数据的概念 2.02 信号时钟化 2.03 深入了解模块的沟通 2.04 电平检测模块的整合（即时事件在时序 ...; 2058 0 3 3

akuei_2_550826815 2011-9-8 12:47: 瞎搞Time Quest 和无责任的笔记第二章; 最近整合篇的第二章的构思和灵感都累积不少了，应该是时候开工了。恰好手头上还有一本笔记还没有写完，就是这本瞎搞TimeQuest的第二章。目录笔者也懒得贴 ...; 1998 0 5 5

akuei_2_550826815 2011-8-29 18:21: 瞎搞Time Quest 和无责任的笔记第一章; 哎呀 ... 潜水了都有一段时间了，这是最近研究的成果和目标。话说TimeQuest这个东西真的很搞怪呀，做得笔者不得不从其他的方向去研究它。好了还是切入正 ...; 1886 0 5 5

akuei_2_550826815 2011-7-6 17:43: Verilog的私私细语 - 整合的概念; 目录 02 第1章整合的概念 1.01 源码上的整合实验一：字面上的整合 ...; 2234 0 0 0

akuei_2_550826815 2011-6-22 10:18: VerilogHDL那些事儿 - 建模篇v4 + 时序篇v1; VerilogHDL那些事儿 - 建模篇v4 ====== v4 ====== 主要是修改了大量用法上的BUG和极限的精简内容 https://docs.google.com/leaf?id=0B9dZl-qFVox ...; 4606 1 10 11

akuei_2_550826815 2011-6-10 13:19: Verilog HDL的礼物 - Verilog HDL扫盲文; 目录 02 第0章 Verilog HDL语言扫盲文 03 0.01 各种的HDL语言 03 0.02 HDL语言的层次 03 0.03 RTL级和组合逻辑级 04 0.04 Verilog HDL语言真的那么难掌握？ ...; 2936 0 5 5

akuei_2_550826815 2011-5-13 15:39: 第四章关于仿真对象和激励文件; 第四章关于仿真对象和激励文件有关仿真对象和激励文件的“缘”真是长长的一条直线 ... 仿真对象就是我们用Quartus II 之类软件建立的模块。反之激 ...; 2685 0 1 1

akuei_2_550826815 2011-5-13 15:35: 嗯~就这样先把; 最近编辑的几张笔记是用来给新手或者丧尸（徘徊者）简单的扫盲。笔记的内容回绕着： “什么是仿真” “编译的要点” “modelsim应该用到什么程度” “ ...; 1984 0 0 0

akuei_2_550826815 2011-5-11 13:02: 第三章 wave界面操作; 第三章 wave界面操作话说wave界面操作有关的东西真的简单到，可以不用头脑去想。但是简单归简单，当读者要从波形图的读取信息，wave界面的操作功夫是有 ...; 2091 0 1 1

akuei_2_550826815 2011-5-9 15:16: 第二章反思两种的编译方法; 在第一章中，两种的编译方法各有好有坏，正是青菜萝卜的问题。第一种方法莫过是懒人的方法（笔者最喜欢），但是这个方法有一个缺点，就是Quartus II只是帮你把 ...; 1972 0 0 0

akuei_2_550826815 2011-5-6 17:47: 第一章Modelsim 的编译; 第一章Modelsim 的编译 ModelsimAltera 编译的方法一般上有两种，但是对于笔者来说，尤其是新手非常建议就是直接从 QuartusII 调用 ModelsimAltera， ...; 2125 0 1 1

akuei_2_550826815 2011-4-29 13:00: modelsim和学习Verilog之间的关系还有笔者的心声; 嗯 ~ 真的真的有一段时间没有写笔记了，用笔者粗糙并且矮小的手指数起来，也有两个月左右的时间呱？在这段时间，笔者的小小世界出现天翻地覆的改变，笔 ...; 4077 0 3 3

akuei_2_550826815 2011-1-14 14:44: 我眼中的FPGA和Verilog HDL; 第1章：我眼中的FPGA和Verilog HDL 当接触一门新知识的时候，如果在心中没有任何形状，掌握的感觉都是遥不可及的。当然，FPGA 也好 Verilog HDL 也 ...; 1987 0 3 3

akuei_2_550826815 2011-1-14 14:23: 他和它的故事 Verilog HDL 之反应和调试过程; 目录第七章反应和调试过程 7.01 输出的珍贵信息实验二十六：优化vga的同步模块 7.02 迟了一步的数据 ...; 1443 0 0 0

akuei_2_550826815 2011-1-14 14:17: 注意：Verilog HDL 那些事儿：更新中 ...; 最近根据社区的决定，Verilog HDL 那些事儿已经改版中，旧版的下载空间我永久关闭了, 拖得越久我越误认子弟，这个活儿不好受，请见谅。最新的动态请浏览社 ...; 2811 0 2 2

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