原创 Verilog HDL的礼物 - Verilog HDL扫盲文

2011-6-10 13:19 2936 0 5 分类: FPGA/CPLD
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目录 02

第0章 Verilog HDL语言扫盲文 03
0.01 各种的HDL语言 03
0.02 HDL语言的层次 03
0.03 RTL级和组合逻辑级 04
0.04 Verilog HDL语言真的那么难掌握? 05
0.05 高级语言和Verilog HDL语言的区别 06
0.06 什么是Verilog HDL语言的时序? 07
0.07 Verilog HDL的综合语言 08
0.08 关于参考书和笔者的笔记 13
0.09 不要带偏见去学习Verilog HDL语言 14
0.10 单文件主义 15
0.11 Verilog HDL语言结构简介 17
0.12 Verilog HDL语言使用规则(方法)简介 19
0.13 认识RTL级设计(建模) 23
0.14 过渡中,沉住气!朋友! 25

总结 26

下载

http://cid-c8c65500aea2fb15.office.live.com/self.aspx/Verilog%20HDL的礼物

=========================================================================

这个是专门为入门者写的 .... 呵呵!

最近忙着修稿子,唉 ... 什么事情都卡着一块一块!

新的笔记,老是为下手开始 .... 呜呜呜!阿门


注:这是建模篇的第零章~笑O(∩_∩)O~

免责声明:笔记的内容纯粹是笔者的心得和想法,各位如果觉得不好笑笑就好!笔者没有任何针对他人的意思。

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文章评论 5条评论)

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756695498_283824319 2015-10-26 10:59

很不错的

billzhu_345737527 2015-3-31 21:51

拜读中,感觉非常有用

yf.x 2014-11-2 11:16

拜读过程中遇到了部分个人感觉有疑之处,列出如下,参详。 勘误001: Page 3 0.1 各种HDL语言 下面的几段里的VDL应为VHDL。 勘误002: Page 3 0.2 HDL语言的层次 上面的一行 笔记 应为 笔者。 勘误003: Page 5 0.4 Verilog hdl语言真的有那么难掌握? 上面一段倒数第三行括号里的文字 很习 应为 很习惯。 勘误004: Page 5 代码module Add_module always的敏感列表CLK和RSTn之间缺一个or 或 , rTemp <= 16'b0;而不是4’0 勘误005: Page 11 输出选择器的always @()代码最后一行,Q 应为 rQ 勘误006: Page 21 上面的代码块里,复位后 rLED<=4’b0001; 而不是 4’b0000 勘误007: Page 21 下面的代码块里,case的分支1应为 1: 勘误008: Page 22 代码块case语句里,0分支的Sum<=8’d0;缺; 勘误009: Page 22 代码块里,case的分支1应为 1:

1150172073_994162736 2013-4-29 22:08

yf.x 2011-7-11 14:55

akuei2大神: 你太神了,学而不倦,共享整理的笔记。短短26页,读起来太过瘾了,(虽然有些别字,瑕不掩瑜)。向你学习。 yf.x
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