原创 Verilog的私私细语 - 时钟化和信号的长度

目录

第2章 时钟化和信号的长度

2.01 一个时钟一块数据的概念
2.02 信号时钟化
2.03 深入了解模块的沟通
2.04 电平检测模块的整合（即时事件在时序上的不和谐） 
     实验八：电平检测模块
2.05 电平检测模块的整合（即时事件在模块沟通上的不和谐）
2.06 实验九：串口接收模块
2.07 不同执行模式的“定时器和计数器”
2.08 计算N个长度的工具
2.09 实验十：重新设计VGA模块
2.10 主动设计的概念和模块的语言 
     实验十一：两个小屏幕
2.11 实验十二：比卡丘的HP血条
2.12 实验十三：我的小小字库
2.13 实验十四：字库的屏幕扩展（自定义字符串）

总结：143

终于更新第二章了，第二章的出现是为了支持第一章的内容。不仅而已，第二章的内容还关系到接下来的章节。、第二章要讨论不离不近就是“时钟”，不过再也不是那个抽象的“时钟”，而是另一个“具体的时钟”。话说内容正的很颠覆传统，不知道多少人能和口味呢？其外，还添加一个系统建模的实例 .... 呵呵呵，这个写起来真的要断气，系统建模的主角就是vga了，嗯 .... 很建模篇的 vga 设计概念有很大的区别，详细的内容就自己看吧。其中，同步数据的讨论也不少呀 ... 这回真的累了，连续几个星期就是在干这个而已。好了，各位晚安，我继续潜水了。

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