原创 注意：Verilog HDL 那些事儿 ：更新中 ...

好高深啊，能举个实际的选择磁珠的例子吗。

去社区发帖吧~这样我也比较容易回答 www.heijin.org

你好,阅读到Experiment03,不理解是如何用10ms对H2L_Sig和L2H_Sig进行过滤的. 特向您请教一下！ 我的理解如下： 分析verilog code执行过程: Step0: i=0, 判断H2L_Sig和L2H_Sig; 这里假设H2L_Sig=1, 即有falling edge发生, 则i=1; Step1: i=1, 先判断Count_MS是否等于10ms, 当然, 刚开始不等于10ms, 所以要执行isCount=1, 这样就会启动10ms定时器, 当Count_MS=10ms时, 让rPin_Out=1. 但是这里没有再次判断H2L_Sig状况, 相当于, 只要有检测到falling edge就会让rPin_Out=1. 这里增加10ms delay, 只是delay输出; 但没有对输入信号进行再次判断!!! 有波形, 但不知如何上传...