原创 他和它的故事 Verilog HDL 之 仿真前的故事 & 刺激和激励过程

2011-1-8 14:29 2256 5 5 分类: FPGA/CPLD


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第五章 仿真前的故事
5.01 我眼中的仿真
5.02 激励的故事
5.03 仿真的虚拟环境
5.04 综合和仿真
总结

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第六章 刺激和激励过程
6.01 精密计数
实验二十一:仿真定时器
6.02 刺激的各种输入
实验二十二之一:虚拟按键
实验二十二之二:仿真按键消抖模块
实验二十三:PS2模块仿真
6.03 模块相互刺激
实验二十四之一:仿真串口发送模块
实验二十四之二:仿真串口接收模块
6.04 麻烦的IO口仿真
实验二十五:仿真带有IO的模块

总结

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事先说明一下,笔者将这些笔记发出来不是要玩什么唱反调的工作。

我只是想告诉他人有这样仿真方法。我不是一个说白话的家伙,

我拥有这样的想法,我就有这样的证明。

至于这个方法合不合适,就见仁见智。


笔记的内容,主要是用Verilog HDL综合的语言去完成仿真的工作,其中笔者有自己的一套想法。

该仿真的想法,基本上是基于低级建模。初期接触仿真的朋友都知道,要把验证语言用好在激励文件,

是一件很不简单的事。如果你不喜欢网上的一套仿真方法,那么笔者很建议去好好浏览笔记的内容。

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