原创 他和它的故事 Verilog HDL 之 反应和调试过程

2011-1-14 14:23 2106 15 15 分类: FPGA/CPLD


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第七章 反应和调试过程
7.01 输出的珍贵信息
实验二十六:优化vga的同步模块
7.02 迟了一步的数据
实验二十七:vga模块仿真
7.03 即时结果和非即时结果
实验二十八:即时结果的需要
7.04 波形图在我的脑海中

总结

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仿真要谈的东西基本上不多 .... 最近的三本笔记说的都是仿真中几个重点。

只要理解了,仿真再也不是苦难的东西

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