原创 【博客大赛】针对小型化基带硬件电路核心电压上/下冲问题分析

作者：用芯创造未来

2014年2月10日Monday

前言

本文档主要对在新捕获算法工作状态下，引起小型化应答机基带硬件电路1.5V核心电压上/下冲（overshoot/undershoot）的现象进行问题分析。尽可能的记录并总结出有价值的经验，这其中包括核心电压过冲现象对产品的危害，如何避免此类设计错误，硬件上如何采取补救措施，以及相应的软件解决方案。

1    调试问题过程记录

在550万门FPGA的硬件平台上，新的捕获算法功能正常，解扩积分时钟为80Mhz，并行相关路数为256路，积分周期为4个偏周期。将该算法单独，直接的移植到300万门FPGA的小型化硬件平台上，程序不启动，搜索不到chipscope核。并发现较老捕获完整工程，功耗由原来的3.3W（3.3V*1.0A）提升至6W（3.3V*1.8A），此时已严重超出了所选LDO（MSK5101-00H）的输出电流范围（1.5A）并导致核心电压1.5V的纹波高达500mV。为了确定是由功耗过大导致程序不启动的原因。

首先，软件上将新捕获的解扩积分时钟从80Mhz降低至40Mhz，并行相关路数从256路降低到128路，并采用内部自环的测试程序。同时，硬件上跳接电源，由外部独立电源单独给FPGA核心电压1.5V供电。此时，程序一切正常，核心电压1.5V纹波的峰峰值电压低至100mV以内，供电电源完全满足指标要求。

然后，为了方便调试，用3.3V输入具有同样芯片和电路结构的电源模块替换独立电源。由于电源模块采用了较大的输出电容，而且降低了单板的热耗（总热耗不变），此时加载上降功耗的自环测试软件，程序一切正常。把降功耗的新捕获模块添加到完整工程上进行测试，功能同样正常。并且较老捕获的完整工程在资源相当的情况下，从原来的3个积分周期增加到4个，并且大幅度改善了一次捕获完成速度（具体的性能优化参看新捕获详细设计文档），完全达到了预期的设计指标，同时，功耗基本保持一致，在3.3W（3.3V*1.0A）左右。但是，通过分析核心电压1.5V的纹波，发现此时的纹波达到了200mV，超出FPGA的推荐极限值150mV。

由于在整机分布式电源规划中对基带的考虑不全，致使电源芯片的选型失误，加上工程设计与实施阶段各环节又缺少必要的交流，已经造成硬件不可回头更改的现状。最后，问题定位为：在硬件电路不能大改的前提下（主要考虑时间节点限制），程序正常工作中，如何设法降低核心电压1.5V的动态纹波。

2      问题现象分析

上节对发现问题和对问题的调试过程做了简要的记录，接下来将针对问题点利用图文叙述的方式，进行针对性的分析。截止目前，调试状态：外接输入3.3V，输出1.5V@1.5A的LDO电源模块给FPGA提供核心电压。在最终降功耗版本的完整工程软件上分析核心电压纹波信号，参见图2.1所示。

图2.1 调试状态和核心电压动态变化图

2.1         电压上/下冲的危害

根据图2.1所示的动态信号易知，正常的纹波电压并不大，均在100mV以内。主要是由于电压上下周期性的过冲致其超过FPGA核心电压要求范围。参考Xilinx发布的数据资料（见图2.2），在其电气特性的绝对最大额定参数指标（Absolute Maximum Ratings）中明确指出，长时间周期性的暴露于绝对最大额定参数条件下，可能会影响到芯片的可靠性。数据手册指出的电气特性说明截图如见图2.2所示。在目前的调试状态中，虽然程序功能运行正常，但存在周期性的核心电压上下过冲，而且过冲的峰值已经超过器件V_CCINT的绝对最大额定参数，因此，在即将定型的产品应用中，任何降低器件可靠性的因素都不允许存在，必须设法在当前条件下去除或降低周期性的电压过冲。

图2.2 资料局部截图

除此之外，如果LDO输出电容选择钽电容，即便是对其额定电压进行降额选型，在长期暴露在极端温度条件下，上冲幅度增大就会存在钽电容失效的可能，从而影响电源的可靠性。

2.2         造成电压上/下冲的原因

（a）

（b）

图2.3动态核心电压的局部放大组图

图2.4 降功耗的新捕获时域周期性并行处理示意图

仔细分析信号的周期性，按照图2.4所示的捕获周期性并行处理示意图，信号并行处理流程如下：在T_coh时段里，将下变频后的I、Q两路信号分别同时的进行128路并行解扩和相干积分，积分速率为40Mhz；在T_search时段里，停止积分，并锁存并行的积分结果，按照串行最值搜索的方式，搜索出该次并行积分结果中的峰值及其引索，处理时钟也为40Mhz；完成搜索任务后，将锁存保持的并行数据进行清零，继续开始下一次的积分过程，如此周而复始，以分时复用的方式完成二维搜索的数据计算。按照4个积分周期所需的积分点数和串行最值搜索中完成1次非相干（平方和）的计算节拍，可计算得:

其中，搜索频点切换前一时段的T_delay为新捕获算法设计中存在固有等待延时，该时段内不做任何并行或串行处理。因为量级为ns，所以在分析问题时可以忽略不计。

结合图2.4所示新捕获工作示意图和图2.3对动态信号的局部放大，对过冲周期的测量可知，图2.3(a)中上冲到下冲间较短的周期测量值大约为13.6us，图2.3(b)中下冲到上冲间较长的周期测量值大约为205us。考虑系统实现过程中存在固有的系统处理延时节拍，以及与理论设计计算值的对比验证，可以得出初步结论：核心电压上下过冲的原因很可能是由于动态运行中，FPGA内部电路的运行状态进行周期性，大面积的切换，导致其对电源的负载瞬态响应（Load Transient Response）提出了新的要求。其中，在T_coh时段里，FPGA进行的是多路并行快速的解扩积分运算，影响功耗的主要因素，数据翻转率和内部运行时钟均为最大值，因此所需功耗接近最大；而在T_search时段里，并行计算停止，进行串行的最值搜索，相对减少到只有计数器和平方和电路工作，因此所需功耗接近最小；如此周期性的动态条件下，形成了较大范围的变负载运行状态。

此时，如果提供核心电压1.5V的LDO（MSK5101）内部环路响应的控制速度不够快，则在环路纠正瞬变前输出电容上的电压变化就会变大。为了用最小的代价解决电源瞬态响应不满足软件运行要求的问题，首先可以对电源电路本身进行问题机理分析。因为，目前航天用的芯片必须选择陶瓷或金属封装，这大大影响了线性稳压器本身的性能。国内大部分陶瓷/金属封装都是传统的LDO，缺少二次快速瞬态响应环路。一旦芯片选定，其传统环路响应的控制速度就固定，而且达不到TI，Linear，Microchip，Diodes等LDO的环路响应速度，只有通过输出电容来改善电源负载瞬态响应。因此，了解输出电容的寄生特性对电源负载瞬态响应的影响很重要，也决定了是否能从硬件角度解决问题。

除此之外，根据PCB电路原理图2.5可知，还可考虑尝试利用磁珠吸收高频分量的特性，但并不被推荐用于电源电路。如果为了确认问题，可对PCB进行信号完整性分析，查找布局和走线的问题，或者增加资源调整软件减小负载的变化等等，这些都待后续进行。

图2.5 核心电压1.5V部分的电路原理图

2.3       LDO的负载瞬态响应

    详细文献参看《Understanding the load-transient response of LDOs》。

3～5.等后续问题解决后再补上。如有高手能够给出经验之谈可直接联系我（见个人信息栏）.欢迎数字通信同步技术，抗干扰以及与信号处理和数模射电路设计领域相关的经验交流。