原创 关于约束，时序分析的问题汇总

帖8 实施上述约束的方法和命令。
实施上述约束的基本方法是，根据已知时序信息，推算需要约束的时间值，实施约约束。具体的说是这样的，首先对于一般设计，首先掌握的是TCLK,这个对于设计者来说是个已知量。前面介绍公式和图中的TCKO和TSETUP（注：有的工具软件对TCKO和TSETUP的定义与前面图形不同，还包含了到达同步器件的一段logic的时延）是器件内部固有的一个时间量，一般我们选取典型值，对于FPGA，这个量值比较小，一般不大于1~2ns。比较难以确定的是TINPUT和TOUTPUT两个时间量。
约束输入时间偏移，需要知道TINPUT，TINPUT为输入端的组合逻辑、网线和PAD的延迟之和（详细定义见帖5），PAD的延时也根据器件型号也有典型值可选，但是到达输入端的组合逻辑电路和网线的延时就比较难以确定了，只能通过静态时序分析工具分析，或者通过底层布局布线工具量取，有很大的经验和试探的成分在里面。
约束输出时间偏移，需要知道TOUTPUT，TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和（见帖7），仍然是到达输出端的组合逻辑电路和网线的延时就比较难以确定，需要通过静态时序分析工具分析，或者通过底层布局布线工具量取，有很大的经验和试探的成分在里面。
约束的具体命令根据约束工具不同而异，首先说使用Xilinx器件的情况下，实施上述约束的命令和方法。Xilinx把上述约束统称为：OFFSET约束（偏移约束），一共有4个相关约束属性：OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER。
其中前两个属性叫做输入偏移（OFFSET_IN）约束，基本功能相似，仅仅是约束取的参考对象不同而已。后两个属性叫做输出偏移（OFFSET_OUT）约束，基本功能相似，也是约束取的参考对象不同而已。
为了便于理解，举例说明。
输入偏移约束例：时钟周期为20ns，前级寄存器的TCKO选则1ns，前级输出逻辑延时TOUTPUT为3ns，中间逻辑TLOGIC的延时为10ns，那么TARRIVAL=14ns，于是可以在数据输入引脚附加
NET DATA_IN FFET="IN"  14ns  AFTER CLK
约束，也可以使用OFFSET_IN_BEFORE对芯片内部的输入逻辑进行约束，其语法如下：
NET DATA_IN FFET="IN"  TDELAY   BEFORE CLK
其中TDELAY为要求的芯片内部输入延迟，其最大值与输入数据到达时间TARRIVAL的关系如帖6所述:TDELAY_MAX + TARRIVAL = TPERIOD,所以
TDELAY < TPERIOD - TARRIVAL = 20 - 14 =6 ns.
输出偏移约束例：设时钟周期为20ns，后级输入逻辑延时TINPUT为4ns、建立时间TSETUP为1ns，中间逻辑TLOGIC的延时为10ns，那么TSTABLE=15ns，于是可以在数据输入引脚附加NET DATA_OUT FFET="OUT"  15ns  BEFORE CLK
约束，也可以直接对芯片内部的输出逻辑直接进行约束，
NET DATA_OUT FFET="OUT"  TOUTPUT_DELAY  AFTER CLK，
其中TOUTPUT_DELAY为要求的芯片内部输出延迟，其最大值与要求的输出数据稳定时间TSTABLE的关系为：TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD.
TOUT_DELAY< TPERIOD - TSTABLE = 20 - 15 = 5ns
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这些概念和推导有些枯燥和乏味，但是如果要掌握好数据与时钟之间的约束，就要耐心看下去，明天介绍一下Altera的相关约束方法。

 

帖9 Altera对应的时序概念
这两天太忙了，帖子上的有些慢，请朋友们原谅，我会尽量按照计划写完这个主题的。
前面8个帖子介绍了一些时序概念，有的是FPGA/ASIC设计的一般性时序概念，有的为了方便叙述，主要介绍了Xilinx对应的这些时序概念，和具体的约束熟悉。下面几个帖子主要介绍Altera对应的这些时序概念和约束方法。
前面首先介绍的第一个时序概念是周期，Period，这个概念是FPGA/ASIC通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有的FPGA设计都首先要进行周期约束，这样做的好处除了在综合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的Fmax等。
Altera的周期定义如图所示，公式描述如下：
Clock Period = Clk-to-out + Data Delay + Setup Time - Clk Skew
即，
Tclk         = Tco        + B          + Tsu        -(E-C)
Fmax         = 1/Tclk
对比一下前面的介绍，只要理解了B包含了两级寄存器之间的所有logic和net的延时就会发现与前面公式完全一致。
一个设计的Fmax在时序报告，或者在图形界面观察。以Quartus2为例，在图形界面的观察方法是，编译实现完成后，展开Compilation Report下面的Timing Analyses，单击Fmax（not include delays to / from pins）即可。在详细报告窗口可以观察到影响周期恶化的10条最差时序路径，根据这些信息可以找出关键路径，进行时序分析。
关于时序分析和关键路径改进等内容在后面的帖子会有专门的讨论，暂时不做进一步介绍。

贴10
Clock Setup Time (tsu)
要想正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。如图1所示：
注：这里定义Setup时间是站在同步时序整个路径上的，需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1~2ns。在Xilinx等的时序概念中，称Altera的Micro tsu为setup时间，用Tsetup表示，请大家区分一下。
回到Altera的时序概念，Altera的tsu定义如下：
tsu = Data Delay – Clock Delay + Micro tsu

 

贴11
Clock Hold Time tH
时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。其定义如图2所示。定义的公式为：
tH= Clock Delay – Data Delay + Micro tH
注：其中Micro tH是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型值小于1～2ns。

 

贴12
Clock-to-Output Delay（tco）
这个时间指的是当时钟有效沿变化后，将数据推倒同步时序路径的输出端的最小时间间隔。如图3所示。
tco ＝ Clock Delay + Micro tco + Data Delay
注：其中 Micor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中，有一个概念叫Tcko是同一个概念。

 

Pin to Pin Delay （tpd）
tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时，特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时。
7.Slack
Slack是表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。slack的定义和图形如图4所示。
Slack = Required clock period – Actual clock period
Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU)

8.Clock Skew
Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移。如图5所示。