原创 Not operational: Clock Skew > Data Delay解决办法

2009-9-21 13:18 3313 4 4 分类: FPGA/CPLD
由时钟歪斜大于数据延迟从而导致保持时间不满足引起的,解决的方法有:

(1)检查你的设计中有没有编译工具无法自动识别的时钟信号(如内部产生的门控时钟),如果有的话对其做时钟约束!
(2)选择时序驱动适配,并选择优化所有路径的保持时间!
(3)检查设计中有没有锁存器,如果有尽可能改为触发器逻辑实现。
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