Kevin确实经验老到，我们两个看来需要PCB改版才能解决的问题，经他调了几天，还真证明出通过FPGA的内部时序调整，也可以找到一条通往系统时序收敛之路。
1. 控制引脚输出延时。采用DDIO是个很好的方法。
2. 采用PLL或者是clkctrl保证时钟占空比。
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