原创 海外捉虫记—前紧后松,给设计留些缓冲

2008-10-28 23:33 4050 5 6 分类: FPGA/CPLD

昨天和同事讨论才知道,我们的系统只要跑到185MHz就可以达到线速。


一直以来,我们都是以200MHz作为时序收敛的目标的。最近的多次编译,这个目标常常不能达到。同事说,现在偶尔不收敛没关系,只要最终产品能收敛到185MHz就可以了。


我们一直以来努力实现的目标,原来是蛮有富余的。


“求其上,得其下。求其下,得其次。”此言不谬也!

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文章评论1条评论)

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用户1303485 2008-11-4 16:03

这个冗余确实不小哦。。。10%! 一般多少合适呢?不知道有没有平均水平的说法,我们通常多一点点,比如125MHz需求,设置到128MHz就OK了 找了n久,没找到官方说法。xilinx建议有多少约束多少:) Xilinx recommends that you specify the exact value required for a path, as opposed to over-tightening a specification. Specifying tighter constraints than required is not recommended. Tighter constraints can lengthen PAR runtimes and cause degradation in the quality of results. --from http://www.cis.upenn.edu/~milom/cse372-Spring06/xilinx/cgd.pdf mengyudn
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