在FPGA设计中，每一步都需要对设计进行仿真才能保证最后的产品是正确的，这里把仿真过程总结一下，供大家参考。
先说一下前仿。
在设计过程中为了达到较好的效果，经常需要定制一些Quartus II自带的IP，这些IP只是一些描述性的文件，在modelism中不能直接进行仿真，这时需要加入几个库文件，以生成的IP是verilog文件进行说明，VHDL找到与verilog相对应的库文件就行了。对于verilog文件的仿真需要用到的库文件是220model.v和altera_mf.v，这写文件在Quartus II安装目录下的eda\sim_lib文件加中，把这两个文件加入到modelsim工程中，按照正常的顺序就可以进行仿真了
再来说说门级仿真是怎么做的，在综合，布线以后，需要有网表文件和延时信息才能进行仿真，这时首先需要设置仿真工具为modelsim，并指定输出网表文件(.vo)和延时信息文件(.sdo)的存放的位置，并对工程进行综合布线，把生成的网表文件和延时信息文件放到modelsim的工程中。这时还需要Altera的仿真模型，Altera的每个FPGA系列都有其独立的门级仿真模型，还是在eda\sim_lib目录下，以Cyclone ii系列为例，verilog文件的仿真模型文件是cycloneii_atoms.v，把这个文件也加入到modelsim工程中，就可以进行后仿真了。
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