原创 如何在modelsim下看后仿真布线延迟

        脑子比较混乱，把quartus布局布线后产生的.vo网表及.sdo延迟信息加入modelsim进行后仿真，看到的只有门延迟。在仿真top代码中，将两个模块的输入输出iSCL、oSCL用wire scl连接到一起：

       .oSCL( scl )

       .iSCL( scl )

这样的话相当于把两个模块管脚当作一个node来仿真，没有延迟。那么，如何写管脚连接来获得线延迟呢？我将oSCL与iSCL约束到不同管脚上也是一样，很头痛