原创 Verilog三段式状态机描述

FSM将时序部分（状态转移部分）和组合部分（判断状态转移条件和产生输出）分开，写为两个always语句，即为两段式有限状态机。
　　将组合部分中的判断状态转移条件和产生输入再分开写，则为三段式有限状态机。
　　区别：
　　二段式在组合逻辑特别复杂时适用，但要注意需在后面加一个触发器以消除组合逻辑对输出产生的毛刺。三段式没有这个问题，由于第三个always会生成触发器。
　　设计时注意方面：
　　1编码原则，binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD），对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。
　　2FSM初始化问题：
　　GSR(Gobal Set/Reset)只是在加电时清零所有的reg和片内ram，并不保证FSM能进入初始化状态，要利用GSR，方案是适用one-hot code with zero idle，即初始状态编码为全零。已可以适用异步复位rst
　　3FSM输出可以适用task
　　4FSM中的case最好加上default，默认态可以设为初始态
　　5尤其注意：
　　第二段的always(组合部分，赋值用=)里面判断条件一定要包含所有情况！可以用else保证包含完全。
　　6第二段always中，组合逻辑电平要维持超过一个clock，仿真时注意。

Synplify的FSM viewr超级好用，是验证写的对不对最简单的方法，当然还是要写testbench啦

时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。

三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。

示列如下：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器

always @ (posedge clk or negedge rst_n) //异步复位

if(!rst_n)

   current_state <= IDLE;

else

   current_state <= next_state;//注意，使用的是非阻塞赋值

//第二个进程，组合逻辑always模块，描述状态转移条件判断

always @ (current_state)   //电平触发

begin

    next_state = x; //要初始化，使得系统复位后能进入正确的状态

    case(current_state)

    S1: if(...)

       next_state = S2; //阻塞赋值

    ...

    endcase

end

//第三个进程，同步时序always模块，格式化描述次态寄存器输出

always @ (posedge clk or negedge rst_n)

...//初始化

case(next_state)

S1:

   out1 <= 1'b1; //注意是非阻塞逻辑

S2:

   out2 <= 1'b1;

default:...   //default的作用是免除综合工具综合出锁存器。

endcase

end