原创 《ASIC Design Practical Course》第7章物理综合

    随着技术的发展，半导体工艺的几何尺寸越来越小，现在0.18um，0.13um，90nm的工艺已经相当普遍，一些高端IC设计厂商的65nm工艺已经可以做到大规模量产阶段，45nm工艺也在一些高端芯片中有所应用，尽管今年的金融危机使40nm工艺一再的被Delay，但是对于更小尺寸的芯片研究如35nm,32nm,22nm工艺的研究始终正在延续。

    在这样一种IC技术高速发展的环境下，随着半导体工艺几何尺寸的降低，门级延迟时逐步降低的，但是片内的线延时确是随工艺的提高逐渐提高的。以至于原有线性线负载模型不再适用于集成电路设计的性能评估。于是出现了如下4种非线性的连线延时模型：

 WLM：Wire Load Model(线负载模型)。基于工艺库和设计大小的统计值，其不足在于，相同扇出的所有连线的延迟是相同的。

 Steiner：又称为half-perimeter（半-周长）或Manhattan distance（曼哈顿距离）模型。基于两个终点的曼哈顿距离（两点之间的距离用沿着坐标的直角来测量的距离）来估算连线的延迟。

 Global：估算和分析布线拥塞并提供精确的连线延迟估算，但不作设计规则的修正。作完Global Routing后，连线的线段指派到各金属层上，因此在提取RC参数时，精度更高。

 Detail：作完详细的布线后，设计规则得到修正。根据设计的实际版图尺寸进行RC参数的提取，从而计算出精确的连线延迟。

 Synopsys公司的Physical Compiler可以使用Steiner模型和Global模型计算连线的延迟。