原创 Virtex-5 FPGA调试的一些记录

1.     在FPGA调试前，先做好把xilinx替换掉IC RTL的相关部分，并详细做好仿真，否则马上在FPGA上调试，效果效率都很糟糕

2.     注意`timescale的以致，一些生成的IP往往和自己设计的RTL不一致，modelsim发现仿真结果与期望不一，原因是`timescale的不一致导致

3.     针对xilinx的*.mif的生成：*.out   -->elf2hex -Mx *.mif-->ALT+C 再按住shift ，最前面memory_initialization_radix=2;memory_initialization_vector= ...然后","后面";"文件名改成*.coe-->coregenerator生成*.v *.ngc *.mif；[*.mif和*.coe的交叉处理，*.mif可用于软件仿真，*mif和*.ngc用于FPGA实现]

4.    Xilinx的Tcl研究,process run ""，很好用，所有GUI的各个process均可以，只要按其名字写入即可

5.    Partition技术研究，默认是routing(保存的数据最多从synthesis--routed)和inherit(针对child module而言)