原创 verilog中的资源共享

很多资料关于资源共享都会用到加法器这么一个例子，没有使用资源共享前的代码如下：

assign z="cond"?(a+b)c+d);

或者是

always@(a,b,c,d,cond)beginif(cond)z=a+b;elsez=c+d;end

很多资料给出的综合结果都是使用两个加法器（A+B和C+D各一个）和一个选择器。因此如果要资源共享可以使用下面的代码；

always@(a,b,c,d,cond)begintemp1=cond?a:c;temp2=cond?b:d;endalways@(temp1 or temp2)z=temp1+temp2;

但是 在查看ISE7.1和Synplify Pro 8.1默认综合条件下综合出的RTL视图时，却发现上面3个代码都综合出来同一个结果，都采用了资源共享的方式 把Synplify Pro的resource share选项关掉还是如此.不知道为什么？第一次写博客，不知道怎么贴图

！这个世界，搞不懂的事太多！