原创 2014.2.24 初入dc

       终于还是决定开始尝试写一个技术博客，花上一天24h中的个把小时，把每天的心情感悟和学习成果记录下来，或许还有那么寥寥几人能看到，还是件挺有意思挺值得做的事。鉴于很久没有踏实下来把想法落于笔触，更是没有写技术文章的经历，所以开始的几篇必定是惨不忍睹，那就现在硬着头皮开始写吧。

        一、dc

        其实本来是想看STA的，但是拿到的一份文档上面各种dc的知识啊；于是就开始dc之旅，pt以后会搞定的。曾经觉得综合是件不难的事情，以前跑ISE的时候直接产生bit文件，综合这步从没点过让它自动运行有没有（真是图样），最近开始看dc发现综合真是件复杂的事情，整整一本专用集成电路设计教程一本书啊...

       鉴于ic后端多写脚本而不用gui，在这里我就把最近学到的一点点指令总结下，也不知道对不对，随着今后的学习若是不对在回来修改吧。

       dc_shell//打开dc

       set target_library""//指定target_library

       set link_library""//指定link_library

       set symbol_library//指定symbol_library

       printvar target_library//检查下前面是否成功

       list_libs//

        ...

       read _verilog /... //读入verilog文件

       list_designs//显示设计

       list_libs//展示库的源文件名（暂时是这么理解的）

       redirect -file lib.rpt{report_lib}//建立一个库的report file ，之后读下    

       source *.con//找到约束文件

       check_timing//检测没有丢掉或冲突的约束

       report_clock(-skew)//展示时钟等

       report_port -verbose//展示端口的约束

       write_script -out scripts/*.wscr//输出约束文件

       group -design NEW-cell I_NEW