原创 《Verilog数字系统设计教程》阅读一

今天没有针对具体硬件进行编程，集中时间对Verilog具体的语法进行学习。

小总结：always中被赋值的每个信号都必须定义为reg型。

<<,左移增加变量位数，右移不增加。

else总与它上一个if配对。

边沿触发always 描述时序行为，电平触发always描述组合逻辑。

文件包含，for example：

aaa.v中定义了module aaa(a,b,out);

文件bbb.v引用aaa.v

'include "aaa.v"

aaa   a(.a(c), .b(d),  .out(out) );

如果不加.a()的话，引用时端口顺序必须对应。

简单组合逻辑模块编写

加法器、乘法器、比较器、多路器、总线和总线操作、流水线。

可综合的同步有限状态机是个重点，比如之前看过的ATA-6协议就是要用有限状态机编写，还有LCD的驱动、总之是一个很有用的方法，要重点掌握。