阻塞赋值，对应的电路结构往往是与触发沿无关的，只与输入电平的变化有关。所以综合成组合电路
非阻塞赋值对应鼎炉与触发沿有关，只有在触发沿时才有可能发生赋值。综合成时序电路。
Verilog模块编程要点：
1、时序电路用非阻塞的；
2、组合逻辑电路用阻塞赋值
3、在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值；
4、在同一个always块中不要既用非阻塞赋值又用阻塞赋值；
5、不要在一个以上的always块中为同一个变量赋值；
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