原创 Verilog 仿真中的延时问题

延时控制可以不限制为一个常数，

#（DELAY/2)

#(x+y)

#(4'b1110)

赋值延迟+网线延时=总延时

module m0(in1,in2,out1);

    input in1,in2;

    output out1;

    assign #6 out1 = in1 &&in2;  //赋值延迟

endmodule

<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

module m0_test;

    reg in1,in2;

    wire #2 out1;  //网线延时

    initial

    begin

    in1 = 0;

    in2 = 0;

    #4 in1 = 1;

    #5 in2 = 1;

    #20 in2 = 0;in1 = 0;

end

m0 a(in1,in2,out1);

endmodule

从波形中可以分析：

在仿真到9ns时，in2发生跳变，经过8ns（2ns+6ns）后，out1发生变化。

在仿真到29ns时，int1、in2发生跳变，经过8ns（2ns+6ns）后，out1发生变化。