原创 锁相环电路原理概述

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锁相环的英文全称是Phase-Locked Loop,简称PLL。它是由鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）三部分构成的一种信号相差自动调节反馈电路（环）。PLL电路框图如下，其具体工作过程为，当输入信号Vi（t）=0时，环路滤波器的输出Vc（t）为某一固定值。这时，压控振荡器按其固有频率fv=f0进行自由振荡。当有频率为fi的Vi（t）输入时，Vi（t）和Vo（t）同时加到鉴相器进行鉴相。如果二者相差不大，鉴相器输出一个与二者相位差成正比的误差电压Vd（t），再经过环路滤波器滤去Vd（t）中的高频成分，输出一个直流控制电压Vc，Vc将使压控振荡器的频率fv（和相位）发生变化，向输入信号频率fi靠拢，最后使fv= fi，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在，而且当输入信号频率在捕捉带范围内变化时或相位变化时，VCO输出信号跟踪输入信号的频率和相位。（跟踪是有条件的，即输入信号频率变化在一定范围内，否则PLL失锁）。

大家要注意，若鉴相器输入信号和VCO本振频率ωo频差很大时，鉴相器输出的差拍频率很高，则差拍频率经过环路低通滤波器被滤除了。只有很小的分量漏加到压控振荡器的输入端。由于控制电压太小，压控振荡器输出仍然是它的固有振荡频率ωo，整个系统输出信号基本没有发生变化，PLL失去其作用，因此要注意一个PLL电路对输入信号频率范围的限制(取决于ωo)。

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鉴相器：鉴相器类型很多。按鉴相特性分类有：正弦形鉴相器、锯齿形鉴相器、三角形鉴相器、梯形鉴相器等等；按电路性质分类有：模拟鉴相器、数字鉴相器、模拟乘法鉴相器等等。

环路滤波器可分为有源和无源二类。

压控振荡器的类别很多，常用的有LC压控振荡器，RC压控振荡器，晶体压控振荡器(VCXO)在锁相环中压控振荡器实现压控主要采用如下两种方法：直接改变决定振荡频率的振荡回路元件(如C、或R)的数值；控制多谐振荡器中定时元件的充放电流或电压。压控振荡器电路形式与一般常用的振荡电路无多大差异。控制元件除常用的变容二极管外，还有使用场效应管做成的压控电阻、压控电抗或者用双极晶体管做成的压控电抗管等。LC压控振荡器与负阻压控振荡器的频率可以做得很高，从几百千赫到几百兆赫，甚至上千兆赫，频率可控范围可达20%～80%，但控制线性较差，频率稳定度不如VCXO好。RC压控振荡器的优点是频率控制范围最宽，可达到100%，线性度也很好。但频率稳定度差，工作频率较低，一般从几十千赫到几十兆赫。晶体压控振荡器的优点是频率稳定度极高，目前应用最多是的32.768MHz和24.576MHz高精度晶体。最高晶体频率现在只能做到一百多兆赫。它的缺点是频率覆盖小，只能在万分之几到千分之几的范围内变化，压控灵敏度低。

下面简绍一种PLL集成电路4046，其内部框图如下图，主要由相位比较1、2（数字鉴相器）、压控振荡器（VCO）、线性放大器、电压跟随器、整形电路等部分构成。各引脚功能为：（16）是正电源引入端；（8）脚是负电源端（单电源时此脚接地）；（15）脚是内设5V基准电压输出端；（6）脚，（7）脚外接电容C1；（11）脚外接电阻R1和C1决定了VCO的自由振荡频率；（12）脚外接电阻R2，用它确定控制电压为零时的最低振荡频率f_omin ;(5)脚为VCO禁止端，当（5）脚加上“1”电平（V_DD）时，VCO停止工作，当为“0”电平（V_SS）时，VCO工作；（14）脚是PLL参考基准信号输入端；（4）脚是VCO输出；（3）是比较输入端；（2）和（13）脚分别是PD1和PD2的输出端；（9）脚是VCO的控制端；（10）是缓冲放大器的输出端（芯片有效时，它跟踪9脚电压）；（1）脚和（2）脚配合可做锁定指示；

比较器1采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个为高，一个为低电平），输出端信号UΨ为高电平；反之，两个输入信号均为高，或均为低电平时，UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（下图）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout不一定是对称波形。对相位比较器1，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

相位比较器2是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器2的两个输人信号之间保持0°相移。对相位比较器2而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器2输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器2输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器2的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。

CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1.2MHz(VDD=15V），若VDD<15V，则fmax要降低一些。

CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。

综上所述，CD4046工作原理如下：频率为f1输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器1、2的输入端，原理图中开关K拨至2脚，则比较器1将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1（3，4脚直接相连时），最终使f2= f1。若3，4脚通过一个1/N倍倍频器连接，则PLL稳定时， f2＝Nf1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。总之，无论哪种情况，PLL稳定时，3脚和14脚输入信号频率一定

精确相等。

上文简述了锁相环电路的工作原理，它具有广泛的应用场合，例如无线通信系统收发模块，数据及时钟恢复电路，频率综合，时钟同步等电路中都有PLL的身影。

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