原创 FPGA培训-第三十期FPGA技术高级研修班(xilinx高级班）

一、课程介绍
        本课程按照“从宏观到微观，从顶层到底层”的系统设计原则，以“时序分析与设计（Timing Analyzing and Design）”为主线，按照从“高性能内部逻辑设计”到“高速外部接口设计”再到“FPGA嵌入式系统”的顺序，深入探讨了“FPGA和FPGA数字系统”、“FPGA设计流程与时序收敛”、“Virtex-4和Virtex-5高级资源”、“FPGA高速I/O接口设计”以及FPGA嵌入式系统开发的高级特性与技术5大主题，引导学员深入学习理解FPGA数字系统设计的本质问题。课程内容结合了美国相关原版培训课程和培训讲师的科研教学实践，理论丰富，实验合理，具有非常强的系统性和实用性，可以引导学员快速提高FPGA数字系统设计水平，从而能够更快地创建设计，缩短开发时间，降低开发成本。
        本课程为期四天，课程时间大致安排为：讲课占60%～80%，实验占20%～40%。培训课程使用的所有软硬件工具由培训方提供。根据培训时间和地点的不同，软硬件版本会有所变化。
         Xilinx公司技术体系和Altera公司技术体系非常相近。本课程虽然使用Xilinx技术体系作为学习平台，但是使用Altera公司技术体系的用户同样可以获得很大的收获。
二、主办单位：中国高科技产业化研究会信号处理专家委员会
三、研修时间、地点：
                            2009年10月28-31日(27日报到)      上  海（具体路线另行通知）
四、培训对象
        课程适合于使用FPGA器件进行科研和产品开发的具有中等水平的工程技术人员，也适合于相关专业领域具有相当水平的教师和研究生。
        参加学习的学员应该具有数字电路、嵌入式系统和C语言的基本知识，具备Verilog或VHDL的中等知识，至少具备采用Xilinx\Altera工具和Xilinx\Altera FPGA器件设计经验。
五、工具平台
        培训课程使用的所有软硬件工具由培训方提供。根据培训时间和地点的不同，软硬件版本会有所变化。培训方可以以优惠的价格向学员提供基于Xilinx XC3S500E的高级开发板一块，以方便学员在学习结束后继续深入研究。本次培训使用的硬件平台: XUPV2Pro实验板。
5.1.软件工具：
      ● Xilinx ISE     
      ● Xilinx EDK   
      ● Xilinx System Generator   
      ● Xilinx ChipScope Pro        
      ● Synplicity Synplify Pro         
      ● ModelSim SE                
      ● Matlab/Simulink
5.2.硬件工具：
5.2.1  高性能PC机（P4 2.4G/1G内存以上配置）
5.2.2  Xilinx XC3S500E：该开发系统是Xilinx公司专门设计用于提供教育培训服务的一款开发板，它的很多创新特性为数字工程类课程以及研究提供了完整的技术支持，如数字系统设计、计算机架构、嵌入式系统、实时操作系统、数字信号处理、图像与视频处理和数字通信等，可以实现片上课程理念，板上主要资源大致如下：
       ● FPGA     
         ◇ 50万门，XC3S500E-4FG320C
       ● 存储器
?     ◇ M25P16 16Mbit 串行Flash
         ◇ TE28F128 128Mbit StrataFlash
         ◇ DDR SDRAM, 256Mbit
       ● 接口
?    ◇ Ethernet – SMSC LAN83C185 Ethernet PHY 
        ◇ VGA显示端口
?    ◇ USB用于软件下载、调试、PC通信         
        ◇ 2路RS232串行口，PS/2键盘、鼠标接口
?    ◇ 2通道串行A/D，4通道串行D/A                
        ◇ 100-pin Hirose FX2 plug connector
● 电源
?    ◇ Linear Technologies电源供电     
        ◇ TPS75003 三路电源管理IC
● 应用
?   ◇ 可以支持32位RISC处理器， 可以采用Xilinx的MicroBlaze以及嵌入式开发系统以及PicoBlaze
?   ◇ 支持DDR接口的应用
       ◇ 支持基于Ethernet网络的应用 
       ◇ 支持大容量I/O扩展的应用
六、授课大纲
    6.1 ：FPGA和FPGA数字系统
    6.1.1 学习目标:
       本节通过对数字信号处理、计算（Computing）、算法和数据结构、编程语言和程序、体系结构和硬件逻辑以及设计方法学的基本概念和它们之间关系的介绍，使学员从更高的层次上去理解FPGA数字系统的设计问题。通过本节，希望学员能够理解现代电子系统的三大基本关系（模拟系统与数字系统的关系/软件与硬件的关系/同步系与异步系统的关系），理解FPGA的基本结构和技术特点。
    6.1.2  学习内容 ? 
      ◇ 数字信号处理         
      ◇ 计算（Computing）的概念
?  ◇ 算法和数据结构       
      ◇ 编程语言和程序         
      ◇ 体系结构与硬件逻辑    
      ◇ FPGA和FPGA数字系统（FPGA基本结构、FPGA发展趋势、FPGA应用）
6.2 ：FPGA设计流程与时序收敛
    6.2.1  学习目标: 
        主要内容如下：深入理解FPGA设计和验证流程；掌握综合（Synthesize）的不同属性对性能改善的影响；通过使用高级实现（Implement）属性增加设计性能；掌握全局时序约束，进一步学习特定路径时序约束，并使用约束编辑器正确设置系统约束；运用静态时序分析工具（Timing Analyzer）和时序收敛流程解决时序问题；深入理解基于FPGA的软硬件协同系统设计环境（ISE、EDK、SysGen）。
6.2.2 学习内容 ? 
      ◇ FPGA基本设计流程分析（包括FPGA基本配置方法）
?  ◇ 全局时序约束（Global Period、Offset In、Offset Out）
?  ◇ 实验：全局时序约束－使用Constraints Editor设置全局约束
?  ◇ 时序分组与特定路径约束（路径的概念，路径分组方法，MultiCycle Path，False Path）
?  ◇ 实验：特定路径约束－使用静态时序分析工具，查找设计瓶颈，添加特定路径约束，满足性能目标
?  ◇ 高级综合和实现技术
?  ◇ 实验：设计综合－使用不同的综合属性，产生不同的综合结果
?  ◇ 实验：设计实现－使用不同的实现属性，提高设计性能
? ◇ 时序收敛流程分析（设计报告，时序收敛流程，静态时序分析）
?  ◇ 基于FPGA的软硬件协同系统设计环境分析（包括EDK和SystemGenerator）
6.3 ：Virtex-4和Virtex-5高级资源
6.3.1  学习目标 
      本节介绍Virtex-4和Virtex-5 FPGA提供的新资源和新设计方法，特别是时钟系统的设计方法和设计技巧。Virtex-4和Virtex-5高性能的源同步资源和技术为解决芯片间高速通信提供了有力保证。本节重点学习基于Virtex-4和Virtex-5的时钟设计和源同步技术，为高速IO接口设计分析打下基础。
6.3.2  学习内容 ? 
     ◇ Virtex4资源（DCM、PMCD、ILOGIC、OLOGIC、ISERDES、OSERDES、Block RAM 、FIFO、DSP48等）
?  ◇ Virtex-5资源（CLB、ISERDES、OSERDES、DSP48、EMAC、PCIe等）
?  ◇ Virtex-4和Virtex-5时钟网络
?  ◇ 实验：全局时钟资源设计－使用Clocking Wizard配置DCM和PMCD，产生不同时钟频率，并连接到全局资源
?  ◇ Virtex-4和Virtex-5的I/O资源和源同步资源
?  ◇ 实验：区域时钟网络设计－使用Virtex-4区域时钟资源设计接口时钟网络
?  ◇ 实验：Source-Synchronous I/O资源设计－建立一个针对网络应用的源同步系统设计
6.4 ：FPGA高速I/O接口设计
6.4.1学习目标 
       本节重点学习源同步时钟技术的原理和应用，并有大量实例分析。学员将从理论和实践两个方面深入理解源同步技术在高速接口技术中的应用，学习使用静态时序分析工具分析高速接口的时序问题，学习使用源同步技术和源同步资源解决高速接口的时序问题。
        主要内容如下：学习源同步高速I/O接口技术；使用时序分析器查找接口时序失败原因，并修改设计以满足时序要求；分析学习高速多通道串行ADC与FPGA接口设计；分析学习高性能DSP芯片与FPGA接口设计。
6.4.2 学习内容 ? 
        ◇ 全局时钟系统、源同步时钟系统和自同步时钟系统
?    ◇ 源同步技术应用（LVDS SDR收发机和LVDS DDR收发机）
?    ◇ 源同步技术应用（DDR存储器物理接口设计）
?    ◇ 高级I/O时序分析（描述系统同步和源同步系统接口时序约束要求，使用静态时序分析工具分析如何实现可靠数据捕获，使用FPGA相关资源修改设计满足接口时序要求）
?    ◇ 实验：系统同步SDR接口时序设计－使用时序分析器查找时序失败原因，修改设计以满足时序要求。   
        ◇ 实验：源同步DDR接口时序设计－使用时序分析器查找时序失败原因，修改设计以满足时序要求。
6.5 ：FPGA嵌入式系统高级特性
6.5.1学习目标
        本部分内容以FPGA嵌入式系统开发初级班所授的技能为基础，要求学员具备基本的嵌入式系统开发以及C语言知识，主要围绕在嵌入式系统的高级操作和工程应用展开讲授，具体包括：Picoblaze、MicroBlaze和PowerPC这两大类。本部分将学员带入一个更为广阔的视角，同时对理解其他类型的嵌入式应用系统架构会有也有更深的理解。
6.5.2 学习内容
    1． PicoBlaze专题
     （1）典型的PSOC系统特点和开发模式；
     （2）PicoBlaze内核结构与开发流程；
     （3）PicoBlaze系统的软、硬件调试手段；
     （4）基于PicoBlaze的典型开发应用实例，包括两个演示实现和一个动手实验。
    2． MicroBalze和PowerPC开发专题
      （1）MicroBlaze和PowerPC的基本架构和Xilinx的软硬件解决方案；
      （2）介绍常用外设以及总线特点，特别是用于调试的串口。
      （3）XPS和SDK的基本操作，涉及从创建系统到下载FPGA的完整流程；
      （4）添加用户自定义外设，体验硬件加速器的功能，包括创建、仿真和在线调试，   体会不同总线外设的特点和开发注意事项；
      （5）SDK的脱机和在线调试，掌握嵌入式软件开发模式；
      （6）如何在ISE中将嵌入式模块作为子模块调用，掌握PSOC开发模式；
      （7）本章有超过10个演示实例和3个动手实例；
    3． PSOC实战专题
      （1）并行外设接口的开发，讲述C语言中指针和外设的关联关系，以LED为例，介绍其外设驱动开发规则；并将该模块作为ISE的子工程，掌握PSOC应用模式，演示+动手实例
      （2）以PSOC系统的VGA显示功能为例，介绍VGA外设的底层架构、驱动以及应用软家的开发方法；演示+动手实例
      （3）介绍Xilkernel操作系统，主要介绍文件系统和网络层驱动，达到一个完整的网络工程开发目标。演示实例
4． 软、硬件协同开发专题
      （1）Sysgen中软、硬件协同开发的流程；
      （2）软、硬协同开发要点和实际实例。演示+动手实例
七、培训讲师
        王老师：毕业于北京某著名高校信号与信息处理专业，获工学博士学位。现任某高校-Xilinx信号传输与处理联合实验室主任，副教授，硕士生导师。中国高科技产业化研究会高级会员，中国高科技产业化研究会信号处理专家工作委员会委员，Xilinx大学教育指导委员会副主任委员。中际赛威FPGA技术高级研修课程主讲讲师，Xilinx大学计划主讲讲师。理论功底扎实，实践经验丰富，主持过多项基于FPGA的科研项目，主讲过各层次FPGA技术课程三十多场，深受学员好评。
        田老师：毕业于北京某著名高校信号与信息处理专业，具有丰富的FPGA开发经验，主要从事无线通信中的信号处理研究工作，负责和参与过多个百万门级FPGA（Virtex 2 Pro XC2VP30、Virtex 4-SX 35 XC4VSX35、Virtex 5-SX XC5VSX50T）开发项目，包括WCDMA系统干扰抵消器、数字直放站以及功放线性化技术等重大科研项目，部分设计已投入市场，取得了较大的经济效益。此外，编写了多本Xilinx大学合作计划指定教材，涉及Xilinx公司最新版本的开发软件使用教程。主讲过多场培训，深受学员好评。
八、授课方法：采用理论与上机实践同步的专题讲解，结合交流、讨论、案例分析等互动的方式，学习后向经考核合格的学员颁发证书。并为学员与专家、学员与学员之间建立广阔的交流平台，使学员在学习后也可以与专家共同解决在自己工作实践中碰到的困惑与难题。
九、收费标准：2200元/人，3-5人9.5折优惠，6人以上9折优惠，含资料\午餐\课时费。
              附:  如果需要购买Xilinx XUP Spartan3E、XUPV5-LX110T开发板，购买请致电咨询。
十、付款方式：学员报名后，请直接将款汇到指定账号（见回执表）。

报名/咨询；曲老师；010-64113137-1006

                       手机      13264377226