原创 FPGA学习笔记之五：使用Verilog和合并设计ASIC或复杂FPGA 的基本流程

在实际设计中需要进行迭代，而且必须根据设计的器件种类和特殊的应用进行修改：

1. 
   
2. 系统分析和说明；
   
3. 系统划分：顶层块的捕捉、块的大小估算和最初的平面布置；
   
4. 块级设计：写寄存器传输级Verilog、合并编码检查、写 Verilog测试程序、Verilog仿真、写合并脚本（约束、边界条件、层次）和初始的合并（分析门计数和定时）；
   
5. 芯片集成：写 Verilog测试程序、Verilog仿真、合并和门级仿真；
   
6. 测试阶段：为测试修改门级线网列表、产生测试矢量和仿真可测试的线网；
   
7. 芯片的放置和布线(或装配)；
   
8. 接线柱布局仿真、故障仿真和定时(时序)分析。