原创 Design CompilerPart 4 Analyze the report(转)

Part 4 Analyze the report

( F5 P) Y1 l  j1 E' a3 m0 S

; C, H) [' e; t$ m1 O+ \3 H4.1 如何看面积报告?

7 b8 n8 h* ]2 e+ S/ p2 K/ P8 l   report_area

6 g; |: |+ W( F, I1 M* M0 g; u, x; F, K$ y

4.2 如何看时序报告?2 |# p. x5 o7 n; a& ?! i" U! o5 ]! T

   report_timing

* ?2 c6 Z( H; K# u2 v

( z  ]" Y$ r; t7 D4.3 想对单独的单元看面积报告, 用什么命令?

% K! Q8 i; V$ A   report_cell 但是缺省的report_cell只能看current_design下面的一级的cell的面积.因此就有两种方法解决这个问题:

' k& A) n/ A( s" v# [: X  d    1, 用report_cell [get_cells -hier *]可以看所有的cells面积4 \. Q: u, ?  Z- R, I! e. V

    2. 用list_design列出所有的design, 然后改变current_design到你所想要看的那一级的cell, 然后直接用report_cell.

: l' p  s) x) D1 k6 U3 t9 Y* K) c

+ ]% J+ j  b! F4.4 如何看设计环境和线载模型?

. Z; `5 r$ m" K3 `1 p2 I. W& g   report_design

( E, o+ a0 E& ?4 x, ~5 x2 M8 {+ j

' H" t! n+ E1 s3 E; `4 Y( @9 s4.5 若设计规则和时序违反约束，如何查看？  B5 d# Y! f: J) C, {/ v8 j

   使用report_constraint -all_violators

5 G; x  d; T7 F  q1 C! M7 ]

3 }# T- _6 Y3 v7 p0 \% J4.6 如何查看连线的扇入，扇出，负载，电容和跳变时间？$ j& W3 Y1 z4 z' Z- L5 ], p7 P, {) ]

    使用report_net: C( y2 [5 f$ g



2 g$ {9 H$ ?5 Q2 v$ p/ ^8 I, h  Z4.6 如何看整个综合后的网表中使用多少种类型的电路门？" Q0 f! Y: d8 I4 Z: |

    使用report_hierarchy7 L3 _' u( T, }) w. [/ C

" k1 L3 g$ R7 p/ M$ m# t

4.7 如何查看timing exception的时序约束？6 k  a) X2 X. V: B

    使用report_timing_requirements