原创 逻辑综合FAQ

1.命令逻辑意义
命令行             功能
analyze/elebrate   translation
read_verilog       建立GETECH库，

link               确定文件存在并链接到当前设计
compiler -scan     logical optimization+mapping
基于HDL的结构优化转换为GETECH结构
基于GETECH的逻辑优化转换为优化的GETECH,包括structure和flatten
基于GETECH的门级优化映射到实际的工艺库 mapping 

target_library     the library that DC user to select cells for opt and remap
link_library       the library that cells referenced in

the netlist. macro,std
symbol_library     design_vision express symbol library
technology_library same as the target_library
synthetic_library  designware synthetic

library,adder,comparator

命令解析
dc_shell-xg-t

dc_shel-t

dc_shell

2.调用getech库中的加法器之后，如何去自己选择一个设计者需要的加

法器？
Embeded the RTL code
/*synopsys resource resource_name*/
/*map_to_module="module_name"*/
/*implementation="impl_name*/
/*ops="lable_name*/
//synopsy lable label_name
always @ (in1 or in2) begin:b1
/* synopsys resource r0:
   map_to_module="DW01_add",
   implementation="cla",
   ops="al";*/
   sum<=in1+in2;//synopsys label a1

3.怎样调用了加法器之后再优化阶段还能够调换不同的加法器？
read_db
set_current_design
create_schmatic -size infinite -symbol_view
create_schmatic -size infinite -hier_view
create_schmatic -size infinite -schmatic_view
set_implemention “implementation_name instance_name”

simulation
$SYNOPSYS/dw/dw0x/src -- for VHDL
$SYNOPSYS/dw/dw0x/src_ver for Verilog

Reference:
CIC Logical Synthesis Tranning Course