原创 Altera ALTMEPHY DDR2详细介绍（三）

Altera ALTMEPHY DDR2详细介绍（三）

KevinWan

接口规则

配置DDR2 SDRAM控制器

DDR2 SDRAM的配置中的大部分参数都是相关数据手册中的参数，通常需要修改的包括时钟对数量，片选数量，地址总线位宽，数据总线位宽，Bank地址位宽等。

设置好各项参数后就可以完成DDR2 SDRAM控制器的基本配置，顶层I/Os的分配见下图：                                    图 2‑4 DDR2 SDRAM顶层I/Os连接

添加约束

相对于普通SDRAM或者SRAM，DDR2 SDRAM的约束要复杂的多，主要体现在I/Os的分配和I/Os的约束条件上。

首先是给DDR2 SDRAM分配好管脚连接，主要由以下几个步骤。

分配关联的DQ/DQS。在所有的Altera FPGA中，DDR2 SDRAM都只能按照DQ/DQS组连接。一个完整的DQ/DQS组应该包含DQ，DQS和DM三类信号，这些信号的位置都是固定的(DQ可以在组内交换)。

分配时钟。虽然Cyclone III FPGA不支持Differential SSTL-18标准IO，但还是推荐将DDR2 SDRAM的时钟CK_N/CK_P分配到差分对上。并通过分配CKn/CK Pair将其关联起来。

分配地址和其他控制信号。地址和控制信号可以分配到任意可用的I/O上，但需要注意的是，在Cyclone III FPGA中，任何12个连续的pads中不得分配超过9个输出或双向的引脚(仅在有VERF的条件下)，因此强烈建议在通过完整编译后再确定I/Os的分配。

分配好所有I/Os之后接下来还需要添加约束条件，这些约束条件包括电平规范、驱动电流和终端电阻。