原创 Altera ALTMEPHY DDR2详细介绍（二）

Altera ALTMEPHY DDR2详细介绍（二）

KevinWan

器件选型

有效带宽计算公式为：

带宽 = 数据位宽×数据速率×效率

对于Cyclone III和DDR2 SDRAM的系统，效率可以按照80%初步计算。比如一个32位的DDR2 SDRAM系统，如果接口时钟为125MHz，其有效带宽为32bit×125MHz×2×80% = 6.4Gbps。

比如要为一个200MHz的32位数据流选择一个存储器，其带宽为6.4Gbps，可以使用一个32位的DDR2 SDRAM。32位存储器数据总线需要的x8DQ/DQS组为4组，最低需要一个FBGA/UBGA 256封装的FPGA。考虑到32位的DDR2 SDRAM需占用较多的资源，因此可以选择3C10F256或者3C16F256。

以此完成对数据的高速大容量存储。由于采用一个DDR2的IP核进行控制，所以4片DDR2以地址和控制线共用、数据线独立的方式进行管脚连接。

一般来讲：CycloneIV器件TOP和BOTTOM边的BANK支持200MHz DDR2接口（因为DDR2管脚的特殊要求，DQS、DQ、DM管脚在FPGA上都需要专用管脚），且最高速率可达200MHz。Column I/O是指Top和Bottom I/O，Row I/O是指Right和Left I/O。Hybrid mode是指由Column和Row I/O混合。

DDR2的地址和控制线在FPGA上没有专用管脚，可以任意使用其它IO（只要符合输入输出位置限制）；

在SSTL-18电平标准中，为了实现更高的信号频率，输入信号需要和一个参考电压（VREF）进行比较输出后才被认为是实际输入。因为DDR2采用1.8V的SSTL电平进行数据传输，所以DDR2所在FPGA 的Bank电压必须是1.8V，FPGA就必须在该Bank使用VREF参考电压。