原创 【博客大赛】【原创】跨时钟域的信号传递

您的方法有个局限，a如果有两个脉冲，而且相距很近，那么就会产生一个很短的high_clk_signal_reg，而万一clk2实在太慢了，以致于根本采不到high_clk_signal_reg的电平变化，那么边沿就检测不到了。我觉得一个可行的方法是在clk2时钟域给clk1时钟域一个反馈，只有当我成功检测到上升沿了，你才把high_clk_signal_reg信号复位置低。

嗯，您考虑的很全面。CLK2很有可能采在Q1的上升沿上，造成亚稳态。我觉得可以再加一级FF来解决，就像同频异相中的那样。

假如a的上升沿引起的Q1变高时刻正好处在CLK2的上升沿，会有什么情况发生？ 或者假如a的上升沿正好处在CLK2的第3个上升沿之前某一“恰当”的时刻，又会有什么情况发生？

对高速时钟的脉冲，可以锁存成电平。 reg high_clk_signal_reg ; always @ ( posedge high_clk ) begin if ( high_clk_signal == 1'b1 ) high_clk_signal_reg <= ~high_clk_signal_reg ; else high_clk_signal_reg <= high_clk_signal_reg ; end 然后，可以对这个电平检测上升沿或者下降沿。