原创 时序图的认识

2010-9-25 13:59 1023 0 分类: FPGA/CPLD

1.处理器68000对存储器存取需要至少八个状态,从STATE0到STATE7


微处理器需要一个时钟,提供同步脉冲来控制其内部运作



储存器的访问开始于状态S0和状态S7


2.时钟周期


 



 


 


 


 


 


3.微处理器向储存器发地址


 



4.S0时旧地址被移走,在S1时,新地址才开始有效


 



5.TCLAV :地址在S0出现时钟下降沿后的TCLAV后,开始变得有效即在S1中


 



6、储存器需要通过地址选通信号AS*知道何时微处理器发来的地址什么时候有效。



7. 地址选通信号AS*在地址变得有效时,就变为0,在地址改变前变为1



8地址选通信号AS*在S2期间变为低电平。


 



9、数据选通信号DS* 和AS*一样在S2期间变为低电平。



10、数据出现



11、



12、在S6下降沿的时候,储存器的数据就被锁存到微处理器。但是数据必须在下降沿来临前的TDICL内有效




13、、在数据有效和地址有效的时间间隔为TACC



 



总结:


1、S0时旧地址被移走,在S1时,新地址才开始有效


2、S6下降沿的时候,储存器的数据就被锁存到微处理器。但是数据必须在下降沿来临前的TDICL内有效


3、 3 tcyc = tCLAV + tacc + tDICL


 

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