原创 还是关于nios ii 下SPI 的问题

前阵子在用SPI 总线做FPGA 与ARM 通讯，遇到了一个很怪的问题，ARM 作为主机，向FPGA 发送数据的时候，单个字节发送，FPGA 接收正常，连续发送的时候，就会混乱，对于这个问题，研究了很久，看了好几遍NIOS ii 下SPI 的资料，以及nios ii 的中断资料，发现我配置的也没有什么问题，单就是接收的数据不正常，用示波器看收发的波形，问题出在 FPGA 接收连续发送的数据的第二个字节上，当接收完第二个数据后，FPGA 的spi 中断服务程序，在退出中断后，又会反复进入中断，停不下来，单补调试观察status ienable ipeding 三个寄存器也是没有一点问题，是在是纠结，没有一点头绪，就想找Altera 技术支持，发现Altera 技术支持的方式非常麻烦，无奈，又一遍又一遍的看程序，下午的时候，突然想到了，换种对FPGA 寄存器的配置方式，之前的方式是在结构体中配置的，typedef struct{ 

    volatile unsigned long int RXDATA; 

    volatile unsigned long int TXDATA; 

    union{ 
        struct{ 
            volatile unsigned long int NC       :3; 
            volatile unsigned long int ROE      :1; 
            volatile unsigned long int TOE      :1; 
            volatile unsigned long int TMT      :1; 
            volatile unsigned long int TRDY     :1; 
            volatile unsigned long int RRDY     :1; 
            volatile unsigned long int E        :1; 
            volatile unsigned long int NC1      :23;         
        }BITS; 
        volatile unsigned long int WORD; 
    }STATUS; 

    union{ 
        struct{ 
            volatile unsigned long int NC       :3; 
            volatile unsigned long int IROE     :1; 
            volatile unsigned long int ITOE     :1; 
            volatile unsigned long int NC1      :1; 
            volatile unsigned long int ITRDY    :1; 
            volatile unsigned long int IRRDY    :1; 
            volatile unsigned long int IE       :1; 
            volatile unsigned long int NC2      :1; 
            volatile unsigned long int SSO      :21; 
        }BITS; 
        volatile unsigned long int CONTROL; 
    }CONTROL; 

    unsigned long int RESERVED0; 
    unsigned long int SLAVE_SELECT; 

}SPI_ADC_T; 

#define SPI_ADC          ((SPI_ADC_T *) SPI_ADC_BASE)//SPI_ADC_BASE是在system.h里产生的地址

这是在网上看到一个高手写的，我个人觉得也不不错，就用上了，

下午实在没办法的时候，想到了，直接用altera_avalon_pio_reg.h 这个头文件里面定义的方式

类似这种结构 IOWR_ALTERA_AVALON_PIO_EDGE_CAP(base, data)

这个问题才终于解决了，