verilog中最简单的加减乘除运算对于有符号数和无符号数其实是有很大区别的，现总结几点如下：
例子：对输入a,b取平均值，然后赋值给c输出
always @(posedge clk)
c<=(a+b)>>1;
1. a,b均为无符号数，结果正确
2. a,b中一个为有符号数(a)，另一个为无符号数(b),编译器会自动将无符号数(b)转换成有符号数，这样就成了2个有符号数之间的 运算了，结果是个有符号数，此时
1> 如果a+b结果为正数(最高位为0)，那么结果正确
2> 如果a+b结果为负数（最高位为1），那么结果错误，因为移位运算新移入的位将用0来填补，此时负数将变为正数，显然 错误。
所以综上，在进行有符号数运算的时候，最好像如下这样写：
reg signed [3:0] a;
reg signed [3:0] b;
reg signed [3:0] c;
always @(posedge clk)
c<=(a+b)/2;
这样就可以避免不必要的错误
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