原创 verilog学习总结

学习verilog时间不算短了，可是有些语法错误仍然存在。

0，应用PLL，也要注意遵循实例引用端口之间的规则，输出一定设为wire型，否则仿真时会报错无法load pll核。

1，计数器（以计数8为例）：初始化为0，if(cq<7) cq<=cq+1;else cq<=0;if(cq==7) cout<=1; else cout<=0;

错误：cq<8还是<7？else cq<=0;还是cq<=1;自己把自己整糊涂了~

2，输入时钟设定为48MHz时，仿真时间1ns合适，仿真时间精度可以小于等于100ps;

3，一个reg类型变量的赋值不能出现在两个always语句中，综合出错。

 在一个模块中混合使用时钟的上升沿和下降沿综合不会出错。

4，仿真结果有误，有效检查方法：第一，增加几个输出，把模块中中间变量作为输出引出，分步看是否出错，可以大大提高纠错效率。第二，随时综合，看综合结果，有助于发现其他问题。