原创 verilog 不能综合语法总结

不能综合的 Verilog结构： 

                         initial

                         循环语句：

                         repeat

                         forever

                         while

                         for 的非结构用法

                         一部分数据类型

                         event

                         real

                         time

                         UDPs

                      fork…join 块

                      wait

                      过程连续赋值语句

                      assign 和 deassign

                      force 和 release

                      部分操作符

                       = = =

                      ！= =

                      包含时间控制的任务是不可综合的

可综合的 :

         过程块

         寄存器

         Case (综合指令实现的)

         任务

         锁存器

         阻塞非阻塞赋值

         复位端

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