原创 集成电路IC里分频器部分的设计

  今天我们来谈一下模拟集成电路里分频器的设计, 分频器主要用于锁相环系统中, 随着现在集成度不断提高, 用于产生同步信号的锁相环系统也都集成在模拟接收电路中, 如图1所示, 这是个典型的锁相环, Prescaler就是分频器的一种, 图中用到的分频器因为同时实现了n分频和n+1分频的功能, 所以也称为双模前置分频器, 这个分频器和计数器一起组合可实现分数分频功能.

  分频器的设计, 最基本的电路就是2分频电路, 有2分频电路,我们可以简单串联组成2*n分频电路, 加上OR,AND门, 我们又可以组成任何的2*n+1电路. 最后一种稍复杂的电路即图一中, 双模(或者3模, 4模等)电路.

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图1 典型的PLL结构

   我们首先来讨论一下基本的2分频电路. 如果学过触发器方面知识的网友应该知道, 一个简单的D触发器, 有QB反馈到Din, 如果一个T周期的输入信号输入, 则输出Q则是2T周期的信号. 但是实际上, 由于模拟电路中, 输入的信号的Srew rate有时候很慢, 输出有可能来不及翻转, 所以我们会在在这个D触发器后再加一个D触发器, 如图2所示.

图2 Master-Slave  D flip-flop结构

我们从模拟电路的角度来重点分析一下这个结构的实现电路. 如图3所示, 是图2的一种常见的2分频实现电路.

图3 常见的master-slave 分频电路

Master和slave部分的右半部分相对左半部分其实就是负载, 如果把这部分遮去, 我们发现这个电路就变成了最简单的一个反馈的inverter, 也就是一个振荡器, 设计过分频器的网友都知道, 衡量分频器电路的一个最基本指标就是free-run频率, 这个free-run频率的值其实就是这个”振荡器”的振荡频率, 然后我们再把这个”负载”加上去, 它相当于可以记录前一个周期的信息, 并保持一个周期至下一个周期, (因为负载激活的那个周期, 正好振荡器部分下面的开关off). 所以, 由于这个”负载”的存在, 使所有输入的周期信号, 2个周期的信号和合成1个周期传递. 即输入Tout=2Tin, 容易实现2分频功能, 在接近free-run频率后, 由于输入信号的翻转过快, 导致了负载的记忆功能不能达到相同速度的高速切换, 所以跨过free-run频率后, 分频电路的输入敏感度就急速变差. 整个频率&输入敏感度响应如图4所示.

图4 分频器输入频率响应图

从上图看出, 要使分频器满足设计要求, 这只要知道我们设计的分频电路的free-run频率在各种条件下的变动情况, 例如温度, 电压, process对其的敏感度, 一般要满足最差情况下满足free-run频率点大于最大输入频率.

另外一方面, 在有些VCO工作的下限频率在较低的频率, 这时候又要注意低频时分频器的敏感度变化.因为现在高速通信的接收电路中, VCO产生的频率都是sine波形, 所以当频率很低时, sine波形从’0’变到’1’的过渡时间变得很长, 导致了分频器的接收敏感度变差. 换句话说, 也就是如果输入分频器的信号是矩形波, 其从’0’变到’1’的过渡时间几乎理想(接近0) , 则分频器的最低可接收信号低至DC附近的信号. 为了增强分频器低频处信号的敏感度, 比如可以通过提高输入信号的srew rate(图3中中间CLK开关tr的size选小).

理解了分频器的设计, 我们就用图3的结构搭建实际中各种复杂的电路. 比如图5所示的256/257分频电路.

图5 256/257分频电路

仔细看一下上图, 我们就可以知道核心是一个4/5分频电路和一个64分频的电路, 64分频电路用6个2分频电路和OR门即可以容易实现. 4/5分频电路需要用到and门, 用真值表的知识, 其实我们很容易列出这类电路的框图连接.

现在举一个例子说明上述图2分频器的应用,

例如设这个分频器 M="256", M+1=257

而NA couter的计数值 N="5-4095", swallor counter A="0-63" 注意一般N>A

整个分频器部分的分频数为=(N+1)*A+M*(N-A)=M*N+A=256*N+A

因为, N>A,所以A<=N-1, 例如N=20, 则A一般在0-19范围内设定, 如果A要在0-63范围内连续可设定, 则要求N>=64. 如N取64时, 则freq(基准)=fin/(64*N+A)

当然基准频率的取值和PLL带宽有一定关系, 所以也涉及到N,A也有一定的取值范围, 这将在以后的文章中继续讨论.

本期就暂时到此收笔.

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